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參數(shù)資料
| 型號： | DSP56721 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors |
| 中文描述： | SymphonyTM DSP56720 / DSP56721多核音頻處理器 |
| 文件頁數(shù)： | 47/54頁 |
| 文件大小： | 671K |
| 代理商： | DSP56721 |
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Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
47
Figure 40. EMC Signals (EMC PLL Bypassed; LRCC[CLKDIV] = 8)
LAD[23:0] output setup from LCLK
T
ad_s
18
–
ns
LAD[23:0] output hold from LCLK
T
ad_h
17
–
ns
LCLK to output high impedance for LAD[23:0]
T
ad_z
–
19
ns
Notes:
1. A negative hold time means that the signal could be invalid before the LCLK rising edge.
Table 22. EMC Timing Parameters (EMC PLL Bypassed; LRCC[CLKDIV] = 8) (Continued)
Parameter
Symbol
Min
Max
Unit
T
in_s
T
in_h
LGTA
input
LA[2:0]/LBCTL/LCS[7:0]
LOE/LWE
LCKE/LSDA10/LSDDQM
LSDWE/LSDRAS/LSDCAS
LGPL[5:0]
Output Signals
LCLK
LAD[23:0] (data)
T
clk
LUPWAIT
input
T
gta
T
upwait
T
out_s
T
out_h
LALE
T
ad_s
T
ad_h
LAD[23:0]
T
ad_z
T
ale
T
ale_h
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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