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參數(shù)資料
| 型號： | DSP56721 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors |
| 中文描述： | SymphonyTM DSP56720 / DSP56721多核音頻處理器 |
| 文件頁數(shù)： | 18/54頁 |
| 文件大小： | 671K |
| 代理商： | DSP56721 |
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Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
18
2.2.1
Serial Host Interface (SHI) SPI Protocol Timing
See
Table 11
for SHI SPI protocol timing parameters and
Figure 15
,
Figure 16
,
Figure 17
, and
Figure 18
for timing diagrams.
Table 11. Serial Host Interface SPI Protocol Timing Parameters
No.
Characteristics
1,3,4
Mode
Filter Mode
Expression
Min
Max
Unit
23
Minimum serial clock cycle =
t
SPICC
(min)
Master/Slave
Bypassed
10 x T
C
+ 9
59.0
–
ns
Very Narrow
10 x T
C
+ 9
59.0
–
ns
Narrow
10 x T
C
+ 133
183.0
–
ns
Wide
10 x T
C
+ 333
373.0
–
ns
XX
Tolerable Spike width on data or clock in
–
Bypassed
–
–
0
ns
Very Narrow
–
–
10
ns
Narrow
–
–
50
ns
Wide
–
–
100
ns
24
Serial clock high period
Master
Bypassed
0.5 x (t
SPICC
-
10)
33.0
–
ns
Very Narrow
0.5 x (t
SPICC
-
10)
33.0
–
ns
Narrow
0.5 x (t
SPICC
-
10)
86.0
–
ns
Wide
0.5 x (t
SPICC
-
10)
121.5
–
ns
Slave
Bypassed
2.5 x T
C
+ 12
22.5
–
ns
Very Narrow
2.5 x T
C
+ 12
22.5
–
ns
Narrow
2.5 x T
C
+ 102
114.5
–
ns
Wide
2.5 x T
C
+ 189
201.5
–
ns
25
Serial clock low period
Master
Bypassed
0.5 x (t
SPICC
-
10)
33.0
–
ns
Very Narrow
0.5 x (t
SPICC
-
10)
33.0
–
ns
Narrow
0.5 x (t
SPICC
-
10)
86.0
–
ns
Wide
0.5 x (t
SPICC
-
10)
121.5
–
ns
Slave
Bypassed
2.5 x T
C
+ 12
22.5
–
ns
Very Narrow
2.5 x T
C
+ 12
22.5
–
ns
Narrow
2.5 x T
C
+ 102
114.5
–
ns
Wide
2.5 x T
C
+ 189
201.5
–
ns
26
Serial clock rise/fall time
Master
Slave
–
–
–
–
–
–
–
5
ns
ns
相關(guān)PDF資料 |
PDF描述 |
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