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參數資料
| 型號： | DSP56321VL275 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數字信號處理 |
| 英文描述： | 24-Bit Digital Signal Processor |
| 中文描述： | 24位數字信號處理器 |
| 文件頁數： | 46/84頁 |
| 文件大?。?/td> | 898K |
| 代理商： | DSP56321VL275 |
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DSP56321 Technical Data, Rev. 11
2-26
Freescale Semiconductor
Specifications
2.4.9
Timer Timing
Figure 2-25.
ESSI Receiver Timing
Table 2-13.
Timer Timings
No.
Characteristics
Expression
200 MHz
220 MHz
240 MHz
240 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
480
TIO Low
2
×
T
C
+ 2.0
12.0
—
11.1
—
10.3
—
9.27
—
ns
481
TIO High
2
×
T
C
+ 2.0
12.0
—
11.1
—
10.3
—
9.27
—
ns
486
Synchronous delay time from Timer input
rising edge to the external memory
address out valid caused by the first
interrupt instruction execution
10.25
×
T
C
+ 10.0
61.2
5
—
56.6
4
—
52.7
4
—
47.2
7
—
ns
Notes:
1.
2.
3.
V
CCQH
= 3.3 V
±
0.3 V, V
CCQL
= 1.6 V
±
0.1 V; T
J
= –40°C to +100 °C, C
L
= 50 pF
The maximum frequency of pulses generated by a timer will be defined after device characterization is completed.
In the timing diagrams below, TIO is drawn using the rising edge as the reference. TIO polarity is programmable in the Timer
Control/Status Register (TCSR). Refer to the DSP56321 Reference Manualfor details.
Last Bit
First Bit
430
432
433
437
438
440
439
443
441
442
443
445
444
431
434
RXC
(Input/
Output)
FSR (Bit)
Out
FSR
(Word)
Out
Data In
FSR (Bit)
In
FSR
(Word)
In
Flags In
相關PDF資料 |
PDF描述 |
|---|---|
| DSP56364P | 24-Bit Audio Digital Signal Processor |
| DSP56366P | 24-Bit Audio Digital Signal Processor |
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| DSP56367P | 24-Bit Audio Digital Signal Processor |
| DSP56367UM | 24-Bit Audio Digital Signal Processor |
相關代理商/技術參數 |
參數描述 |
|---|---|
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