- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4567 > DS3184N+ (Maxim Integrated Products)IC PACKET PHY W/LIU 400-CSBGA PDF資料下載
參數(shù)資料
| 型號： | DS3184N+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 47/400頁 |
| 文件大小： | 0K |
| 描述： | IC PACKET PHY W/LIU 400-CSBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 類型： | 調(diào)幀器 |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 管件 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁當前第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁
DS3181/DS3182/DS3183/DS3184
140
10.7.2.2 ATM Cell Processor
Programmable HEC insertion and extraction – The transmit side can be programmed to accept cells from
the system interface that do or do not contain a HEC byte. If cells are transferred without a HEC byte, the HEC
byte will be computed and inserted. If cells are transferred with a HEC byte, then the transferred HEC byte can
be programmed to be passed through or overwritten with a newly calculated HEC. The receive side can be
programmed to send cells to the system interface that do or don't contain the HEC byte.
Programmable erred cell insertion – An HEC error mask can be programmed for insertion of single or
multiple errors individually or continuously at a programmable rate.
Programmable transmit cell synchronization – The transmit data line can be provisioned to be bit
synchronous or octet aligned.
PLCP or HEC based cell delineation – Cell delineation is determined from the PLCP frame during PLCP
framing modes, and from the HEC during all other ATM modes.
Programmable header cell pass-through – Receive cell filtering can pass-through only those cells that
matching a programmable header value.
Selectable idle/unassigned/invalid/programmable header cell padding and filtering – Transmit cell
padding can be programmed for idle cell or programmable header cell padding. The padded cell payload byte
contents are also programmable. Receive cell filtering can be programmed for any combination of idle cell,
unassigned cell, invalid cell, or programmable header cell filtering. Or, all cell filtering can be disabled.
Optional header error correction – Receive side single bit header error correction can enabled.
Separate corrected and uncorrected erred cell counts – Separate counts of erred cells containing a
corrected HEC error, and cells containing non-corrected HEC errors are kept.
Optional HEC uncorrected erred cell filtering – Uncorrected erred cell extraction can be disabled.
Selectable cell scrambling/descrambling – Cell scrambling and/or descrambling can be disabled. The
scrambling can be a self-synchronous scrambler (x
43 + 1) over the payload only, a self-synchronous scrambler
over the entire cell, or a Distributed Sample Scrambler (x
31 + x28 + 1).
Optional HEC calculation coset polynomial addition – The performance of coset polynomial addition during
HEC calculation can be disabled.
10.7.2.3 HDLC Packet Processor
Programmable FCS insertion and extraction – The transmit side can be programmed to accept packets
from the system interface that do or don't contain FCS bytes. If packets are transferred without FCS bytes, the
FCS will be computed and appended to the packet. If packets are transferred with FCS bytes, then the FCS
can be programmed to be passed through or overwritten with a newly calculated FCS. The receive side can be
programmed to send packets to the system interface that do or don't contain FCS bytes.
Programmable transmit packet synchronization – The transmit data line can be provisioned to be bit
synchronous or octet aligned.
Programmable FCS type – The FCS can be programmed to be a 16-bit FCS or a 32-bit FCS.
Supports FCS error insertion – FCS error insertion can be programmed for insertion of errors individually or
continuously at a programmable rate.
Supports bit or byte stuffing/destuffing – The bit or byte synchronous (octet aligned) mode determines the
bit or byte stuffing/destuffing.
Programmable packet size limits – The receive side can be programmed to abort packets over a
programmable maximum size or under a programmable minimum size. The maximum packet size allowed is
65,535 bytes.
Selectable packet scrambling/descrambling – Packet scrambling and/or descrambling can be disabled.
Separate FCS erred packet and aborted packet counts – Separate counts of aborted packets, size violation
packets, and FCS erred packets are kept.
Optional erred packet filtering – Erred packet extraction can be disabled
Programmable inter-frame fill – The transmit inter-frame fill value is programmable.
10.7.3 Transmit Cell/Packet Processor
The Transmit Cell Processor and Transmit Packet Processor both receive the 32-bit parallel data stream from the
Transmit FIFO, however, only one of the processors will be enabled. Which processor is enabled is determined by
the system interface mode. In UTOPIA mode, the Transmit Cell Processor is enabled. In POS-PHY mode, if the
PORT.CR2.PMCPE bit is low, the Transmit Packet Processor is enabled. If the PORT.CR2.PMCPE bit
(PORT.CR2) is high, the Transmit Cell Processor is enabled.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS3184+ | IC PACKET PHY W/LIU 400-CSBGA |
| MAX4507CWN | IC SIGNAL LINE PROTECTOR 18-SOIC |
| MAX4507CAP | IC SIGNAL LINE PROTECTOR 20-SSOP |
| LFXP20C-4F484I | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| MAX4505EUK-T | IC SIGNAL LINE PROTECTOR SOT23-5 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS3184N+ | 功能描述:網(wǎng)絡控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS318PIN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC |
| DS-318PIN | 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz |
| DS-318-PIN | 功能描述:信號調(diào)節(jié) RoHS:否 制造商:EPCOS 產(chǎn)品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel |
| DS319 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Two-Way Power Divider 10500 MHz |
發(fā)布緊急采購，3分鐘左右您將得到回復。