All AC timing characteristics are specified with a 25 pF capacitive " />
參數(shù)資料
型號： DS3173N
廠商： Maxim Integrated Products
文件頁數(shù)： 141/234頁
文件大小： 0K
描述： IC TRPL DS3/E3 TXRX 400-PBGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 1
功能： 單芯片收發(fā)器
接口： DS3，E3
電路數(shù)： 3
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 449mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應商設備封裝： 400-PBGA（27x27）
包裝： 托盤
包括： DS3 調(diào)幀器，E3 調(diào)幀器，HDLC 控制器，芯片內(nèi) BERT
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DS3171/DS3172/DS3173/DS3174
225
18.3 Misc Pin AC Characteristics
All AC timing characteristics are specified with a 25 pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8V.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, and Figure 18-6 apply to this interface.
Table 18-3. Misc Pin Timing
(VDD = 3.3V ±5%, Tj = -40°C to +85°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Asynchronous Input High, Low Time
t1-t2, t2
Note 1
500
ns
Asynchronous Input Rise, Fall Time
t3
Note 1
10
ns
Note 1:
TMEI (GPIO), PMU(GPIO), 8KREFI(GPIO) and RST inputs.
18.4 Overhead Port AC Characteristics
All AC timing characteristics are specified with a 25 pF capacitive load on all output pins, VIH = 2.4V and VIL = 0.8.
The voltage threshold for all timing measurements is VDD/2. The generic timing definitions shown in Figure 18-1,
Figure 18-2, Figure 18-3, and Figure 18-6 apply to this interface.
Table 18-4. Overhead Port Timing
(VDD = 3.3V ±5%, Tj = -40°C to +125°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
t1
Note 1
500
ns
CLK Clock high and low time
t1-t2, t2
Note 1
200
ns
DIN to CLK Setup Time
t5
Note 2
20
ns
CLK to DIN Hold Time
t6
Note 2
20
ns
CLK to DOUT Delay
t7
Note 3
-20
20
ns
Note 1:
TOHCLKn, ROHCLKn output clocks.
Note 2:
TOHCLKn clock falling edge outputs to TOHn, TOHENn inputs.
Note 3:
TOHCLKn, ROHCLKn clock falling edge outputs to TOHSOFn, ROHn, ROHSOF outputs.
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