參數(shù)資料
型號： DS3173N
廠商： Maxim Integrated Products
文件頁數(shù)： 107/234頁
文件大?。?/td> 0K
描述： IC TRPL DS3/E3 TXRX 400-PBGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 1
功能： 單芯片收發(fā)器
接口： DS3，E3
電路數(shù)： 3
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 449mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
包括： DS3 調(diào)幀器，E3 調(diào)幀器，HDLC 控制器，芯片內(nèi) BERT
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DS3171/DS3172/DS3173/DS3174
195
12.9.5 Transmit G.832 E3 Register Map
The transmit G.832 E3 utilizes four registers.
Table 12-27. Transmit G.832 E3 Framer Register Map
Address
Register
Register Description
(1,3,5,7)18h E3G832.TCR
E3 G.832 Transmit Control Register
(1,3,5,7)1Ah E3G832.TEIR
E3 G.832 Transmit Error Insertion Register
(1,3,5,7)1Ch E3G832.TMABR
E3 G.832 Transmit MA Byte Register
(1,3,5,7)1Eh E3G832.TNGBR
E3 G.832 Transmit NR and GC Byte Register
12.9.5.1 Register Bit Descriptions
Register Name:
E3G832.TCR
Register Description:
E3 G.832 Transmit Control Register
Register Address:
(1,3,5,7)18h
Bit #
15
14
13
12
11
10
9
8
Name
Reserved
--
Reserved
TGCC
TNRC1
TNRC0
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TFEBE
AFEBED
TRDI
ARDID
TFGC
TAIS
Default
0
Bit 10: Transmit GC Byte Control (TGCC) – When 0, the GC byte is inserted from the transmit HDLC controller .
When 1, the GC byte is inserted from the GC byte register.
Note: If bit TGCC is 0 and TNRC[1:0] is 01, both the GC byte and NR byte will carry the same transmit HDLC
controller (eight bits per frame period), however, the GC byte and NR byte in the same frame may or may not be
equal.
Bits 9 to 8: Transmit NR Byte Control (TNRC[1:0]) – These two bits control the source of the NR byte.
00 = all ones.
01 = transmit from the HDLC controller.
10 = transmit from the FEAC controller.
11 = NR byte register.
Note: If TNRC[1:0] is 01 and TGCC is 0, both the NR byte and GC byte will carry the same transmit HDLC
controller (eight bits per frame period), however, the NR byte and GC byte in the same frame may or may not be
equal.
Bit 5: Transmit REI Error (TFEBE) – When automatic REI generation is defeated (AFEBED = 1), this bit is
inserted into the second bit of the MA byte.
Bit 4: Automatic REI Defeat (AFEBED) – When 0, the REI is automatically generated based upon the transmit
remote error indication (TREI) signal. When 1, the REI is inserted from the register bit TFEBE.
Bit 3: Transmit RDI Alarm (TRDI) – When automatic RDI generation is defeated (ARDID = 1), this bit is inserted
into the first bit of the MA byte.
Bit 2: Automatic RDI Defeat (ARDID) – When 0, the RDI is automatically generated based upon the received E3
alarms. When 1, the RDI is inserted from the register bit TRDI.
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