參數(shù)資料
型號： DS3112N
廠商： Maxim Integrated Products
文件頁數(shù)： 128/133頁
文件大?。?/td> 0K
描述： IC MUX TEMPE T3/E3 IND 256-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
控制器類型： 調(diào)幀器，多路復(fù)用器
接口： 并行/串行
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 150mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-PBGA（27x27）
包裝： 管件
DS3112
94 of 133
Figure 9-1. HSR Status Bit Flow
Internal Transmit
Low Water Mark
Signal from
HDLC
Internal Receive
High Water Mark
Signal from
HDLC
Event Latch
Internal Receive
Packet Start
Signal from
HDLC
OR
RHWM
(HSR Bit 4)
RPS
(HSR Bit 5)
Mask
HDLC
(IMSR Bit 3)
INT*
Hardware
Signal
HDLC
Status Bit
(MSR Bit 3)
Mask
RHWM (IHSR Bit 4)
RPS (IHSR Bit 5)
Event Latch
RPE
(HSR Bit 6)
Internal Receive
Packet End
Signal from
HDLC
Event Latch
Internal Transmit
FIFO Underrun
Signal from
HDLC
Event Latch
Internal Receive
FIFO Overrun
Signal from
HDLC
TUDR
(HSR Bit 7)
ROVR
(HSR Bit 13)
Mask
RPE (IHSR Bit 6)
Mask
TUDR (IHSR Bit 7)
ROVR (IHSR Bit 13)
Event Latch
Internal Receive
Abort Detect
Signal from
HDLC
RABT
(HSR Bit 15)
Mask
RABT (IHSR Bit 15)
Event Latch
Transmit
Packet End
Signal from
HDLC
TEND
(HSR Bit 0)
Mask
TEND (IHSR Bit 0)
TLWM (IHSR Bit 2)
TLWM
(HSR Bit 2)
NOTE: ALL EVENT LATCHES ABOVE ARE CLEARED WHEN THE HSR REGISTER IS READ.
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PDF描述
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