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參數資料
| 型號： | DS3112N+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 53/133頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MUX TEMPE T3/E3 256-BGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 控制器類型： | 調幀器，多路復用器 |
| 接口： | 并行/串行 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 電流 - 電源： | 150mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-PBGA（27x27） |
| 包裝： | 管件 |
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DS3112
26 of 133
Signal Name:
LRCCLK
Signal Description:
Low-Speed (T1 or E1) Receive Common Clock Input
Signal Type:
Input
If enabled via the LRCCEN control bit in Master Control Register 1 (Section 4.2), all 28 LRCLK or
16/21 LRCLK can be slaved to this common clock input. In T3 mode, LRCCLK would be a 1.544MHz
clock and in E3 mode, LRCCLK would be 2.048MHz. Use of this configuration is only possible in
applications where it can be guaranteed that all of the multiplexed T1 or E1 signals at the far end are
based on a common clock. If this signal is not used, then it should be tied low. This signal can be
internally inverted. This option is controlled via the LRCLKI control bit in Master Control Register 2
(Section 4.2).
2.6 Low-Speed (T1 or E1) Transmit Port Signal Description
Signal Name:
LTDAT1 to LTDAT28
Signal Description:
Low-Speed (T1 or E1) Transmit Serial Data Inputs
Signal Type:
Input
These input signals sample the serial data from the 28 T1 data streams or the 16/21 E1 data streams that
will be multiplexed into a single T3 or E3 data stream. Data can be clocked into the device either on
falling edges (normal clock mode) or rising edges (inverted clock mode) of the associated LTCLK. This
option is controlled via the LTCLKI control bit in Master Control Register 2 (Section 4.2). Also, the data
can be internally inverted before being multiplexed if enabled via the LTDATI control bit in Master
Control Register 2 (Section 4.2). When the device is in the E3 Mode, LTDAT17 to LTDAT28 are
ignored and should be tied low. When the device is in the G.747 Mode, LTDAT4, LTDAT8, LTDAT12,
LTDAT16, LTDAT20, LTDAT24, and LTDAT28 are ignored and should be tied low. When the
M13/E13 multiplexer is disabled, then these inputs are ignored and should be tied low.
Signal Name:
LTCLK1 to LTCLK28
Signal Description:
Low-Speed (T1 or E1) Transmit Serial Clock Inputs
Signal Type:
Input
These input signals clock data in from the 28 T1 data streams or from the 16/21 E1 data streams. The T1
or E1 serial data streams at the associated LTDAT signals can be clocked into the device either on falling
edges (normal clock mode) or rising edges (inverted clock mode) of LTCLK. This option is controlled via
the LTCLKI control bit in Master Control Register 2 (Section 4.2). When the device is in the E3 Mode,
LTCLK17 to LTCLK28 are meaningless and should be tied low. When the device is in the G.747 Mode,
LTCLK4, LTCLK8, LTCLK12, LTCLK16, LTCLK20, LTCLK24, and LTCLK28 are meaningless and
should be tied low. When the M13/E13 multiplexer is disabled, then these inputs are ignored and should
be tied low.
相關PDF資料 |
PDF描述 |
|---|---|
| DS3112 | IC MUX TEMPE T3/E3 256-BGA |
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| V375A15C400BL2 | CONVERTER MOD DC/DC 15V 400W |
| V375A15C400B3 | CONVERTER MOD DC/DC 15V 400W |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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