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參數(shù)資料
| 型號(hào)： | DS21554LN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 96/124頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX E1 1-CHIP 5V 100-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | E1，HDLC，J1，T1 |
| 電路數(shù)： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
| 包括： | 遠(yuǎn)程和 AIS 警報(bào)檢測(cè)器 / 發(fā)生器 |
| 產(chǎn)品目錄頁面： | 1430 (CN2011-ZH PDF) |
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DS21354/DS21554 3.3V/5V E1 Single-Chip Transceivers
73 of 124
14.4.
HDLC Register Description
HCR: HDLC CONTROL REGISTER (Address = B0 Hex)
(MSB)
(LSB)
—
RHR
TFS
THR
TABT
TEOM
TZSD
TCRCD
SYMBOL
POSITION
NAME AND DESCRIPTION
—
HCR.7
Not Assigned. Should be set to zero when written.
RHR
HCR.6
Receive HDLC Reset. A 0-to-1 transition will reset the HDLC controller.
Must be cleared and set again for a subsequent reset.
TFS
HCR.5
Transmit Flag/Idle Select.
0 = 7Eh
1 = FFh
THR
HCR.4
Transmit HDLC Reset. A 0-to-1 transition will reset the HDLC
controller. Must be cleared and set again for a subsequent reset.
TABT
HCR.3
Transmit Abort. A 0-to-1 transition will cause the FIFO contents to be
dumped and one FEh abort to be sent followed by 7Eh or FFh flags/idle
until a new packet is initiated by writing new data into the FIFO. Must be
cleared and set again for a subsequent abort to be sent.
TEOM
HCR.2
Transmit End of Message. Should be set to a one just before the last data
byte of a HDLC packet is written into the transmit FIFO at THFR. This bit
will be cleared by the HDLC controller when the last byte has been
transmitted.
TZSD
HCR.1
Transmit Zero Stuffer Defeat. Overrides internal enable.
0 = enable the zero stuffer (normal operation)
1 = disable the zero stuffer
TCRCD
HCR.0
Transmit CRC Defeat.
0 = enable CRC generation (normal operation)
1 = disable CRC generation
相關(guān)PDF資料 |
PDF描述 |
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