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參數(shù)資料
| 型號： | D6571E |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Chip for an All-Digital Telephone Answering Machine with Flash Memory Interface |
| 中文描述： | 芯片的全數(shù)字電話應答機與快閃記憶體介面 |
| 文件頁數(shù)： | 30/117頁 |
| 文件大?。?/td> | 551K |
| 代理商： | D6571E |
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D6571E Data Sheet
DS6571E.2
DSP GROUP, INC., 3120 SCOTT BOULEVARD
SANTA CLARA, CA 95054 PH: 408 986-4300 FAX: 408 986-4490
30
Power Down Operation
The D6571E needs only one source of power:
VCC - 5VDC that supplies power only during
power on, connected to the CODEC, Memory and
other components.
Power fail indication signal is supplied to the D6571E
through the PDN pin (pin 22). A RESET input signal is
also connected to the D6571E (pin 21).
During the power on sequence, the PDN\ signal of the
D6571E and the WP\ signal of Flash should go high
after Vcc and crystal oscillation have become stable
(usually 20-50 msec after Vcc is high). The RESET
signal may go high together with Vcc or with delay.
Please, note that the D6571E will be in an
undefined
state before high level of the
RESET signal is applied.
The RESET signal should go low after Vcc and crystal
oscillation have become stable and with minimum delay
of 1 msec after WP\ is high. RESET pulse should be at
least 10
μ
sec long.
When power is being disconnected, the PDN signal
should go low and the D6571E will enter power down
mode. Then WP\ pin of the Flash should go low with
minimum delay of 2 msec after PDN\ is low. The
WP\ should go low before the Vcc drops below 4.5V.
Please, note that the WP\ pin of the Flash IC should be
low when Vcc is below 4.5V.
4.5V
4.75V
t1
t3
t2
t4
Vcc
PDN\
WP\
RESET
t5
t1
t2
t3
t4
t5
> 3 msec
> 0
20-50 msec
> 1 msec
> 10
μ
sec
Figure 4. Power Up and Power Down Timing Diagram
相關PDF資料 |
PDF描述 |
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