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參數(shù)資料
| 型號： | CY7C68014A-56LFXC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | D-SSK 110 KER |
| 中文描述： | 8-BIT, EEPROM, 48 MHz, MICROCONTROLLER, QCC56 |
| 封裝： | 8 X 8 MM, LEAD FREE, MO-220, QFN-56 |
| 文件頁數(shù)： | 43/55頁 |
| 文件大小： | 1958K |
| 代理商： | CY7C68014A-56LFXC |
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CY7C68013A/CY7C68014A
CY7C68015A/CY7C68016A
Document #: 38-08032 Rev. *G
Page 43 of 55
9.9
Slave FIFO Asynchronous Write
9.10
Slave FIFO Synchronous Packet End Strobe
There is no specific timing requirement that needs to be met
for asserting PKTEND pin with regards to asserting SLWR.
PKTEND can be asserted with the last data value clocked into
the FIFOs or thereafter. The only consideration is the set-up
time t
SPE
and the hold time t
PEH
must be met.
Although there are no specific timing requirement for the
PKTEND assertion, there is a specific corner case condition
DATA
t
SFD
t
FDH
FLAGS
t
XFD
SLWR/SLCS#
t
WRpwh
t
WRpwl
Figure 9-8. Slave FIFO Asynchronous Write Timing Diagram
[19]
Table 9-11. Slave FIFO Asynchronous Write Parameters with Internally Sourced IFCLK
[23]
Parameter
t
WRpwl
t
WRpwh
t
SFD
t
FDH
t
XFD
Description
Min.
50
70
10
10
Max.
Unit
ns
ns
ns
ns
ns
SLWR Pulse LOW
SLWR Pulse HIGH
SLWR to FIFO DATA Set-up Time
FIFO DATA to SLWR Hold Time
SLWR to FLAGS Output Propagation Delay
70
FLAGS
t
XFLG
IFCLK
PKTEND
t
SPE
t
PEH
Figure 9-9. Slave FIFO Synchronous Packet End Strobe Timing Diagram
[19]
Table 9-12. Slave FIFO Synchronous Packet End Strobe Parameters with Internally Sourced IFCLK
[21]
Parameter
t
IFCLK
t
SPE
t
PEH
t
XFLG
Description
Min.
20.83
14.6
0
Max.
Unit
ns
ns
ns
ns
IFCLK Period
PKTEND to Clock Set-up Time
Clock to PKTEND Hold Time
Clock to FLAGS Output Propagation Delay
9.5
Table 9-13. Slave FIFO Synchronous Packet End Strobe Parameters with Externally Sourced IFCLK
[21]
Parameter
t
IFCLK
t
SPE
t
PEH
t
XFLG
Description
Min.
20.83
8.6
2.5
Max.
200
Unit
ns
ns
ns
ns
IFCLK Period
PKTEND to Clock Set-up Time
Clock to PKTEND Hold Time
Clock to FLAGS Output Propagation Delay
13.5
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PDF描述 |
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