參數(shù)資料
型號(hào)： CY7C4425
廠商： Cypress Semiconductor Corp.
英文描述： 64 x 18 Synchronous FIFOs(64 x 18 同步 先進(jìn)先出)
中文描述： 64 × 18（64 × 18同步先進(jìn)先出同步FIFO的）
文件頁(yè)數(shù)： 7/25頁(yè)
文件大?。?/td> 398K
代理商： CY7C4425
CY7C4425/4205/4215
CY7C4225/4235/4245
7
Notes:
14. .t
is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH during the current clock cycle. It the time between the
rising edge of WCLK and the rising edge of RCLK is less than t
, then EF may not change state until the next RCLK edge.
15. The clocks (RCLK, WCLK) can be free-running during reset.
16. After reset, the outputs will be LOW if OE = 0 and three-state if OE = 1.
Switching Waveforms
(continued)
Read Cycle Timing
t
CLKH
t
CLKL
NO OPERATION
t
SKEW2
WEN
t
CLK
t
OHZ
t
REF
t
REF
RCLK
Q
0
–Q
17
EF
REN
WCLK
OE
t
OE
t
ENS
t
OLZ
t
A
t
ENH
VALID DATA
42X5–7
[14]
t
RS
t
RSR
Q
0 -
Q
17
RS
t
RSF
t
RSF
t
RSF
OE=1
OE=0
REN,WEN,
LD
EF,PAE
FF,PAF,
HF
42X5–8
Reset Timing
[15]
[16]
相關(guān)PDF資料
PDF描述
CY7C4211 512 x 9 Synchronous FIFOs(512x9同步先進(jìn)先出（FIFO）)
CY7C4201 256 x 9 Synchronous FIFOs(256x9同步先進(jìn)先出（FIFO）)
CY7C4221 1K x 9 Synchronous FIFOs(1Kx9同步先進(jìn)先出（FIFO）)
CY7C4241 4K x 9 Synchronous FIFOs(4Kx9同步先進(jìn)先出（FIFO）)
CY7C4421 64× 9 Synchronous FIFOs(64×9同步先進(jìn)先出（FIFO）)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
CY7C4425-15AC 制造商:Cypress Semiconductor 功能描述:
CY7C4425V15ASC 制造商:Cypress Semiconductor 功能描述:
CY7C443-12JC 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Width Uni-Dir 2K x 9 32-Pin PLCC
CY7C443-14DC 制造商:Cypress Semiconductor 功能描述:FIFO, 2K x 9, Synchronous, 28 Pin, Ceramic, DIP
CY7C443-14JC 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Width Uni-Dir 2K x 9 32-Pin PLCC
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