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參數(shù)資料
| 型號： | CXD2721Q-1 |
| 廠商： | Sony Corporation |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Single-Chip Digital Signal Processor for Karaoke |
| 中文描述： | 單芯片數(shù)字信號處理器的卡拉OK |
| 文件頁數(shù)： | 9/70頁 |
| 文件大?。?/td> | 941K |
| 代理商： | CXD2721Q-1 |
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– 9 –
CXD2721Q-1
Item
RVDT setup time relative to SCK rise
RVDT data hold time from SCK rise
SCK Low level width
SCK High level width
XLAT Low level width
XLAT High level width
SCK rise preceding time relative to XLAT rise
SCK rise wait time relative to XLAT rise
Delay time to REDY fall relative to XLAT rise
Delay time to REDY fall relative to SCK rise
REDY fall preceding time relative to SCK rise
REDY rise preceding time relative to XLAT rise
REDY rise preceding time relative to SCK fall
XLAT fall wait time relative to SCK rise
XLAT fall delay time relative to REDY fall
Delay time from XLAT rise until TRDT data becomes active
Delay time from SCK rise until TRDT data becomes high-impedance
Delay time from SCK fall until TRDT data is established
SCK rise wait time for next transfer
20
1
t
+ 20
1
t
+ 20
1
t
+ 20
1
t
+ 20
1
t
+ 20
20
3
t
+ 20
20
20
20
3
t
+ 20
20
2
t
+ 40
3
t
+ 50
4
t
+ 50
3
t
+ 80
3
t
+ 80
2
t
+ 70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
DS
t
DH
t
SWL
t
SWH
t
LWL
t
LWH
t
SLP
t
LSD
t
LBD
t
SBD
t
BSP
t
RLP
t
RSDP
t
SLD
t
LDR
t
LDN
t
SDF
t
SDD
t
SS
Symbol
Min.
Max.
Unit
Note 1)
t
is the cycle of 2/3 the clock frequency applied to the XTLI pin. (512fs)
Note 2)
REDY and TRDT pins are the values for CL = 60pF.
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PDF描述 |
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