參數(shù)資料
型號： CS42L51-CNZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 13/43頁
文件大?。?/td> 0K
描述： IC CODEC STEREO W/HDPN AMP 32QFN
標(biāo)準(zhǔn)包裝： 60
類型： 立體聲音頻
數(shù)據(jù)接口： PCM 音頻接口
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 98 / 98
電壓 - 電源，模擬： 1.8V，2.5V
電壓 - 電源，數(shù)字： 1.8V，2.5V
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFP
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 管件
產(chǎn)品目錄頁面： 754 (CN2011-ZH PDF)
配用： 598-1005-ND - BOARD EVAL FOR CS42L51 CODEC
其它名稱： 598-1045
20
DS679F1
CS42L51
COMBINED DAC INTERPOLATION & ON-CHIP ANALOG FILTER RESPONSE
Notes:
12. Response is clock dependent and will scale with Fs. Note that the response plots (Figure 38 to Figure 41
on page 82) have been normalized to Fs and can be de-normalized by multiplying the X-axis scale by Fs.
13. Measurement Bandwidth is from Stopband to 3 Fs.
SWITCHING SPECIFICATIONS - SERIAL PORT
(Inputs: Logic 0 = DGND, Logic 1 = VL, SDOUT CLOAD = 15 pF.)
Parameter (Note 12)
Min
Typ
Max
Unit
Frequency Response 10 Hz to 20 kHz
-0.01
-
+0.08
dB
Passband
to -0.05 dB corner
to -3 dB corner
0
-
0.4780
0.4996
Fs
StopBand
0.5465
-
Fs
StopBand Attenuation (Note 13)
50
-
dB
Group Delay
-
10.4/Fs
-
s
De-emphasis Error
Fs = 32 kHz
Fs = 44.1 kHz
Fs = 48 kHz
-
+1.5/+0
+0.05/-0.25
-0.2/-0.4
dB
Parameters
Symbol
Min
Max
Units
RESET pin Low Pulse Width
1-
ms
MCLK Frequency
1.024
38.4
MHz
MCLK Duty Cycle
45
55
%
Slave Mode
Input Sample Rate (LRCK)
Quarter-Speed Mode
Half-Speed Mode
Single-Speed Mode
Double-Speed Mode
Fs
4
8
4
50
12.5
25
50
100
kHz
LRCK Duty Cycle
45
55
%
SCLK Frequency
1/tP
-64Fs
Hz
SCLK Duty Cycle
45
55
%
LRCK Setup Time Before SCLK Rising Edge
ts(LK-SK)
40
-
ns
LRCK Edge to SDOUT MSB Output Delay
td(MSB)
-52
ns
SDOUT Setup Time Before SCLK Rising Edge
ts(SDO-SK)
20
-
ns
SDOUT Hold Time After SCLK Rising Edge
th(SK-SDO)
30
-
ns
SDIN Setup Time Before SCLK Rising Edge
ts(SD-SK)
20
-
ns
SDIN Hold Time After SCLK Rising Edge
th
20
-
ns
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PDF描述
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參數(shù)描述
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