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參數(shù)資料
| 型號(hào)： | AS9C25128M2036L-166FC |
| 廠商： | ALLIANCE SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 2.5V 256/128K X 36 Synchronous Dual-port SRAM with 3.3V or 2.5V interface |
| 中文描述： | 128K X 36 DUAL-PORT SRAM, 10 ns, PBGA208 |
| 封裝： | FBGA-208 |
| 文件頁(yè)數(shù)： | 24/30頁(yè) |
| 文件大小： | 1109K |
| 代理商： | AS9C25128M2036L-166FC |
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AS9C25256M2036L
AS9C25128M2036L
9/30/04, v.1.3
Alliance Semiconductor
P. 24 of 30
TAP AC electrical characteristics
[2]
Notes:
1. t
JCS
and t
JCH
refer to the setup and hold time requirements of latching data from the boundary scan register.
2. Test conditions are specified using the load in the figure TAP AC output load equivalent.
TAP AC test conditions & output load equivalent
TAP DC electrical characteristics and operating conditions (VDD=2.5V ± 100 mV)
Description
Symbol
Input high (logic 1) voltage
V
IH
Input low (logic 0) voltage
V
IL
Input leakage current
|I
LI
|
Output leakage current
|I
LO
|
Outputs disabled, 0V < V
OUT
< VDDQ (DQ
x
)
Output low voltage
V
OLC
Output low voltage
V
OLT
Output high voltage
V
OHC
Output high voltage
V
OHT
Description
Symbol
Min
Max
Units
Clock
Clock cycle time
Clock frequency
Clock high time
Clock low time
Output Times
TCK low to TDO unknown
TCK low to TDO valid
Setup Times
TMS/TDI setup
Capture setup
Hold Times
TMS/TDI hold
Capture hold
Reset Times
JTAG Reset
JTAG Reset Recovery
t
JCYC
f
JTAG
t
JCH
t
JCL
100
-
40
40
-
ns
10
-
-
MHz
ns
ns
t
JOH
t
JCD
0
-
-
ns
ns
20
t
JIS
t
JCS[1]
10
10
-
-
ns
ns
t
JIH
t
JCH[1]
10
10
-
-
ns
ns
t
JRS
t
JRR
50
50
-
-
ns
ns
Conditions
Min
1.7
-0.3
0
0
Max
Units
V
V
μA
μA
V
V
V
V
VDD + 0.3
0.7
10
10
0.2
0.7
VDD = Max; 0V < V
IN
< VDD
I
OLC
= 100μA
I
OLT
= 2mA
I
OHC
= -100μA
I
OHT
= -2mA
2.1
1.7
TDO
50
Z
O
=50
1.25V
20pF
Input pulse levels
Input rise and fall times
Input timing reference levels
Output reference levels
Test load termination supply voltage
Vss to 2.5V
1V/ns
1.25V
1.25V
1.25V
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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