參數(shù)資料
型號(hào): ADUC7128BCPZ126
廠商: Analog Devices Inc
文件頁(yè)數(shù): 3/92頁(yè)
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描述: IC DAS MCU ARM7 ADC/DDS 64-LFCSP
產(chǎn)品培訓(xùn)模塊: Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
標(biāo)準(zhǔn)包裝: 1
系列: MicroConverter® ADuC7xxx
核心處理器: ARM7
芯體尺寸: 16/32-位
速度: 41.78MHz
連通性: I²C,SPI,UART/USART
外圍設(shè)備: PLA,POR,PWM,PSM,溫度傳感器,WDT
輸入/輸出數(shù): 28
程序存儲(chǔ)器容量: 126KB(63K x 16)
程序存儲(chǔ)器類(lèi)型: 閃存
RAM 容量: 8K x 8
電壓 - 電源 (Vcc/Vdd): 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 10x12b; D/A 1x10b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 125°C
封裝/外殼: 64-LFQFN 裸露焊盤(pán),CSP
包裝: 托盤(pán)
配用: EVAL-ADUC7128QSPZ-ND - KIT DEV FOR ADUC7128
ADuC7128/ADuC7129
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SPI Timing Specifications
Table 5. SPI Master Mode Timing (PHASE Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
2 × tHCLK + 2 × tUCLK
ns
tDSU
Data input setup time before SCLOCK edge2
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge2
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLOCK rise time
5
12.5
ns
tSF
SCLOCK fall time
5
12.5
ns
1 tHCLK depends on the clock divider or CD bits in the PLLCON MMR, tHCLK = tUCLK/2CD.
2 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
SCLOCK
(POLARITY = 0)
SCLOCK
(POLARITY = 1)
MOSI
MSB
BIT 6 TO BIT 1
LSB
MISO
MSB IN
BIT 6 TO BIT 1
LSB IN
tSH
tSL
tSR
tSF
tDR
tDF
tDAV
tDSU
tDHD
0
60
20
-004
Figure 6. SPI Master Mode Timing (PHASE Mode = 1)
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PDF描述
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