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參數(shù)資料
型號(hào): ADSP-TS101SAB1Z100
廠商: Analog Devices Inc
文件頁(yè)數(shù): 17/48頁(yè)
文件大小: 0K
描述: IC DSP CTRLR 128BIT BUS 625-BGA
標(biāo)準(zhǔn)包裝: 1
系列: TigerSHARC®
類型: 定點(diǎn)/浮點(diǎn)
接口: 主機(jī)接口,連接端口,多處理器
時(shí)鐘速率: 300MHz
非易失內(nèi)存: 外部
芯片上RAM: 768kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.20V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 625-BBGA
供應(yīng)商設(shè)備封裝: 625-PBGA(27x27)
包裝: 托盤
Rev. C
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May 2009
ADSP-TS101S
Table 25. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tSTART_LO
RESET Deasserted After VDD, VDD_A, VDD_IO, SCLK/LCLK, and
Static/Strap Pins Are Stable and Within Specification
2ms
tPULSE1_HI
RESET Deasserted for First Pulse
50 tSCLK
100 tSCLK
ns
tPULSE2_LO
RESET Asserted for Second Pulse
100 tSCLK
ns
tTRST_PWR
1
TRST Asserted During Power-Up Reset
2 tSCLK
ns
1 Applies after VDD, VDD_A, VDD_IO, and SCLK/LCLK and static/strap pins are stable and within specification, and before RESET is deasserted.
Figure 14. Power-Up Reset Timing
Table 26. Normal Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN
RESET Asserted
100 tSCLK
ns
tSTRAP
RESET Deasserted After Strap Pins Stable
2
ms
Figure 15. Normal Reset (Hot Reset) Timing
RESET
TRST
tTRST_PW R
tSTART_LO
VDD, VDD_A, VDD_IO,
SCL K/LCLK,
STAT IC/STR AP
PINS
tPULSE1_HI
tPULSE2_LO
RESET
STRAP PINS
tRST_IN
tSTRAP
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PDF描述
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參數(shù)描述
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ADSP-TS101SAB2Z100 功能描述:IC DSP CTRLR 6MBIT 300MHZ 484BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP(數(shù)字式信號(hào)處理器) 系列:TigerSHARC® 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C,McASP,McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA,F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA(27x27) 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA