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參數(shù)資料
| 型號(hào)： | ADSP-21MSP59 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | DSP Microcomputer(DSP 微計(jì)算機(jī)) |
| 中文描述： | 24-BIT, 13 MHz, OTHER DSP, PQFP100 |
| 封裝： | METRIC, PLASTIC, TQFP-100 |
| 文件頁(yè)數(shù)： | 16/40頁(yè) |
| 文件大?。?/td> | 392K |
| 代理商： | ADSP-21MSP59 |
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REV. 0
–16–
ADSP-21msp58/59
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Analog Control Register
0x3FEE
ADC Offset
IG0
ADC Input Gain
DABY
DAC High Pass Filter Bypass
1 = bypass, 0 = insert
ADBY
ADC High Pass Filter Bypass
1 = bypass, 0 = insert
APWD
Analog Interface Powerdown
0 = powerdown, 1 = enable
(set both bits to 1
to enable analog interface)
IG1
ADC Input Gain
IMS
ADC Input Multiplexer Select
1 = AUX input, 0 = NORM input
OG2, OG1, OG0
DAC Output Gain (for PGA)
OG2
OG1
OG0
0dB
+6dB
+20dB
+26dB
IG1
0
0
1
1
IG0
0
1
0
1
Gain
+6dB
+3dB
0dB
–3dB
–6dB
–9dB
–12dB
–15dB
IG2
0
0
0
0
1
1
1
1
IG1
0
0
1
1
0
0
1
1
IG1
0
1
0
1
0
1
0
1
Gain
IG0, IG1
ADC Input Gain (for PGA)
All bits are set to 0 at processor reset.
(Reserved bits 11–15 must always be set to 0)
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DM(0x3FED)
ADC Receive
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DM(0x3FEC)
DAC Transmit
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
0x3FE5
HIP Data Registers
HDR5
0x3FE4
0x3FE3
0x3FE2
0x3FE1
0x3FE0
HDR4
HDR3
HDR2
HDR1
HDR0
Control Registers
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