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參數(shù)資料
| 型號(hào)： | ADSP-21MSP59 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | DSP Microcomputer(DSP 微計(jì)算機(jī)) |
| 中文描述： | 24-BIT, 13 MHz, OTHER DSP, PQFP100 |
| 封裝： | METRIC, PLASTIC, TQFP-100 |
| 文件頁(yè)數(shù)： | 15/40頁(yè) |
| 文件大小： | 392K |
| 代理商： | ADSP-21MSP59 |
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ADSP-21msp58/59
REV. 0
–15–
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
HMASK Register
0x3FE8
Host HDR5 Read
Host HDR4 Read
Host HDR3 Read
Host HDR2 Read
Host HDR1 Read
Host HDR0 Read
Host HDR0 Write
Host HDR1 Write
Host HDR2 Write
Host HDR3 Write
Host HDR4 Write
Host HDR5 Write
Interrupt Enables
1 = Enable
0 = Disable
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Analog Autobuffer/Powerdown Control Register
0x3FEF
XTALDIS
XTAL Pin Disable During Powerdown
1 = disabled, 0 = enabled
(XTAL pin should be disabled when
no external crystal is connected)
XTALDELAY
Delay Startup From Powerdown 4096 Cycles
1 = delay, 0 = no delay
(use delay to let internal phase locked
loop or external oscillator stabilize)
PDFORCE
Powerdown Force
1 = force processor to vector to
powerdown interrupt
PUCR
Powerup Context Reset
1 = soft reset, 0 = resume execution
ARBUF
ADC Receive Autobuffer Enable
ATBUF
DAC Transmit Autobuffer Enable
ARMREG
Receive M Register
ARIREG
Receive I Register
ATMREG
Transmit M Register
ATIREG
Transmit I Register
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
SPORT1 SCLKDIV
Serial Clock Divide Modulus
0x3FF1
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
SPORT1 RFSDIV
Receive Frame Sync Divide Modulus
0x3FF0
Control Registers
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PDF描述 |
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