參數(shù)資料
型號(hào)： ADSP-2184LBSTZ-160
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 18/48頁(yè)
文件大小： 0K
描述： IC DSP CONTROLLER 16BIT 100LQFP
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： 主機(jī)接口，串行端口
時(shí)鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 20kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤
ADSP-2184L/ADSP-2185L/ADSP-2186L/ADSP-2187L
Rev. C
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January 2008
Bus Request–Bus Grant
Table 16. Bus Request—Bus Grant
Parameter
Min
Max
Unit
Timing Requirements:
tBH
BR Hold After CLKOUT High1
0.25tCK + 2
ns
tBS
BR Setup Before CLKOUT Low1
0.25tCK + 17
ns
Switching Characteristics:
tSD
CLKOUT High to xMS, RD, WR Disable
2
0.25tCK + 10
ns
tSDB
xMS, RD, WR Disable to BG Low
0
ns
tSE
BG High to xMS, RD, WR Enable
0
ns
tSEC
xMS, RD, WR Enable to CLKOUT High3
0.25tCK – 7
ns
tSDBH
xMS, RD, WR Disable to BGH Low4
0ns
tSEH
BGH High to xMS, RD, WR Enable4
0ns
1 BR is an asynchronous signal. If BR meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be recognized on the
following cycle. Refer to the ADSP-2100 Family User’s Manual for BR/BG cycle relationships.
2 xMS = PMS, DMS, CMS, IOMS, BMS.
3 For the ADSP-2187L, this specification is 0.25tCK – 4 ns min.
4 BGH is asserted when the bus is granted and the processor or BDMA requires control of the bus to continue.
Figure 18. Bus Request—Bus Grant
CLKOUT
tSD
tSDB
tSE
tSEC
t
SDBH
tSEH
tBS
BR
tBH
CLKOUT
PMS, DMS
BMS, RD
CMS, WR,
IOMS
BG
BGH
相關(guān)PDF資料
PDF描述
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TAJC474K050RNJ CAP TANT 0.47UF 50V 10% 2312
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參數(shù)描述
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