參數(shù)資料
型號(hào)： ADSP-21261
廠商： Analog Devices, Inc.
英文描述： SHARC Embedded Processor
中文描述： SHARC處理器嵌入式處理器
文件頁數(shù)： 35/44頁
文件大小： 396K
代理商： ADSP-21261
ADSP-21261
Rev. 0
|
Page 35 of 44
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March 2006
Table 30. SPI Protocol—Slave
Parameter
Timing Requirements
t
SPICLKS
t
SPICHS
t
SPICLS
t
SDSCO
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to SPIDS Not Asserted CPHASE = 0
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE = 0)
4 × t
CCLK
2 × t
CCLK
– 2
2 × t
CCLK
– 2
ns
ns
ns
2 × t
CCLK
+ 1
2 × t
CCLK
+ 1
2 × t
CCLK
2
2
2 × t
CCLK
ns
ns
ns
ns
ns
ns
t
HDS
t
SSPIDS
t
HSPIDS
t
SDPPW
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPIDS
t
HDSPIDS
t
DSOV
SPIDS Assertion to Data Out Active
SPIDS Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHASE = 0)
0
0
5
5
7.5
ns
ns
ns
ns
ns
2 × t
CCLK
– 2
5 × t
CCLK
+ 2
Figure 26. SPI Protocol—Slave
t
HSPIDS
t
DDSPIDS
t
DSDHI
LSB
MSB
MSB VALID
t
DSOE
t
DDSPIDS
t
HDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
SPIDS
(INPUT)
SPICLK
(CP = 0)
(INPUT)
SPICLK
(CP = 1)
(INPUT)
t
SDSCO
t
SPICHS
t
SPICLS
t
SPICLS
t
SPICLKS
t
HDS
t
SPICHS
t
SSPIDS
t
HSPIDS
t
DSDHI
LSB VALID
MSB
MSB VALID
t
DSOE
t
DDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
LSB VALID
LSB
CPHASE = 1
CPHASE = 0
t
SDPPW
t
DSOV
t
HDSPIDS
相關(guān)PDF資料
PDF描述
ADSP-21261SKBC-150 SHARC Embedded Processor
ADSP-21261SKBCZ150 SHARC Embedded Processor
ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
ADSP-21267SKBCZ-X Preliminary Technical Data
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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ADSP-21262 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor
ADSP-21262_05 制造商:AD 制造商全稱:Analog Devices 功能描述:Embedded Processor
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