參數(shù)資料
型號： ADSP-21261
廠商： Analog Devices, Inc.
英文描述： SHARC Embedded Processor
中文描述： SHARC處理器嵌入式處理器
文件頁數(shù)： 26/44頁
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代理商： ADSP-21261
Rev. 0
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March 2006
ADSP-21261
Table 20. 16-Bit Memory Read Cycle
Parameter
Timing Requirements
t
DRS
t
DRH
Min
Max
Unit
Address/Data15–0 Setup Before RD high
Address/Data15–0 Hold After RD high
3.3
0
ns
ns
Switching Characteristics
t
ALEW
t
ALERW
t
ADAS
t
ADAH
t
ALEHZ
t
RW
D = (data cycle duration) × t
CCLK
H = t
CCLK
(if a hold cycle is specified, else H = 0)
ALE Pulse Width
ALE Deasserted to Read/Write Asserted
Address/Data15–0 Setup Before ALE Deasserted
1
Address/Data15–0 Hold After ALE Deaserted
1
ALE Deasserted
1
to Address/Data15–0 in High Z
RD Pulse Width
2 × t
CCLK
– 2
1 × t
CCLK
– 0.5
2.5 × t
CCLK
– 2.0
0.5 × t
CCLK
– 0.8
0.5 × t
CCLK
– 0.8
D – 2
ns
ns
ns
ns
ns
ns
0.5t
CCLK
+ 2.0
1
On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 18. 16-Bit Memory Read Cycle
VALID ADDRESS
VALID DATA
t
ADAS
t
ADAH
AD15–0
t
ALEHZ
t
DRS
t
DRH
t
ALEW
ALE
RD
t
RW
WR
t
ALERW
相關(guān)PDF資料
PDF描述
ADSP-21261SKBC-150 SHARC Embedded Processor
ADSP-21261SKBCZ150 SHARC Embedded Processor
ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
ADSP-21267SKBCZ-X Preliminary Technical Data
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參數(shù)描述
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