參數(shù)資料
型號： ADSP-21161NKCA-100
廠商： Analog Devices Inc
文件頁數(shù)： 25/60頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 225MBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 225-CSPBGA（17x17）
包裝： 托盤
其它名稱： ADSP-21161NKCA100
Rev. C
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January 2013
Synchronous Read/Write — Bus Master
Use these specifications for interfacing to external memory sys-
tems that require CLKIN, relative to timing or for accessing a
slave ADSP-21161N (in multiprocessor memory space). When
accessing a slave ADSP-21161N, these switching characteristics
must meet the slave's timing requirements for synchronous
Page 32). The slave ADSP-21161N must also meet these (bus
master) timing requirements for data and acknowledge setup
and hold times.
Table 18. Synchronous Read/Write — Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tSSDATI
Data Setup Before CLKIN
5.5
ns
tHSDATI
Data Hold After CLKIN
1
ns
tSACKC
ACK Setup Before CLKIN
0.5tCCLK+3
ns
tHACKC
ACK Hold After CLKIN
1
ns
Switching Characteristics
tDADDO
Address, MSx, BMS, BRST, Delay After CLKIN
10
ns
tHADDO
Address, MSx, BMS, BRST, Hold After CLKIN
1.5
ns
tDRDO
RD High Delay After CLKIN
0.25tCCLK–1
0.25tCCLK+9
ns
tDWRO
WR High Delay After CLKIN
0.25tCCLK–1
0.25tCCLK+9
ns
tDRWL
RD/WR Low Delay After CLKIN
0.25tCCLK–1
0.25tCCLK+9
ns
tDDATO
Data Delay After CLKIN
12.5
ns
tHDATO
Data Hold After CLKIN
1.5
ns
Figure 19. Synchronous Read/Write — Bus Master
CLKIN
ACK
(IN)
DATA (OUT)
DATA
(IN)
WRITE CYCLE
READ CYCLE
tHSDATI
tSSDATI
tDRDO
tDWRO
tHDATO
tDDATO
tSACKC
tHACKC
tHADDO
tDADDO
ADDRESS
MSx, BRST
RD
WR
tDRWL
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PDF描述
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