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參數(shù)資料
| 型號： | ADSP-21161NKCA-100 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225MBGA |
| 產(chǎn)品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 100MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BGA，CSPBGA |
| 供應商設(shè)備封裝： | 225-CSPBGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | ADSP-21161NKCA100 |
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Rev. C
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January 2013
Clock Input
In systems that use multiprocessing or SBSRAM, CLKDBL can-
not be enabled nor can the systems use an external crystal as the
CLKIN source.
Do not use CLKOUT as the clock source for the SBSRAM
device. Using an external crystal in conjunction with CLKDBL
to generate a CLKOUT frequency is not supported. Negative
hold times can result from the potential skew between CLKIN
and CLKOUT.
Table 11. Clock Input
Parameter
100 MHz
110 MHz
Unit
Min
Max
Min
Max
Timing Requirements
tCK
CLKIN Period
1
20
238
18
238
ns
tCKL
CLKIN Width Low
7.5
119
7
119
ns
tCKH
CLKIN Width High
7.5
119
7
119
ns
tCKRF
CLKIN Rise/Fall (0.4 V–2.0 V)
3
ns
tCCLK
CCLK Period
10
30
9
30
ns
Switching Characteristics
tDCKOO CLKOUT Delay After CLKIN
0
2
0
2
ns
tCKOP
CLKOUT Period
tCK–1
tCK+1
tCK–1
tCK+1
ns
tCKWH
CLKOUT Width High
tCKOP/2–2
tCKOP/2+2
tCKOP/2–2
tCKOP/2+2
ns
tCKWL
CLKOUT Width Low
tCKOP/2–2
tCKOP/2+2
tCKOP/2–2
tCKOP/2+2
ns
1 CLKIN is dependent on the configuration of the CLKCFGx and CLKDBL pins to achieve desired tCCLK.
Figure 11. Clock Input
CLKIN
tCKH
tCK
tCKL
CLKOUT
tDCKOO1
tCKOP1
tCKWL1
tCKWH1
CLKOUT
NOTES:
1. WHEN CLKDBL IS DISABLED, ANY SPECIFICATION TO CLKIN
APPLIES TO THE RISING EDGE, ONLY.
2. WHEN CLKDBL IS ENABLED, ANY SPECIFICATION TO CLKIN
APPLIES TO THE RISING OR FALLING EDGE.
tDCKOO2
tCKOP2
tDCKOO2
tCKWH2
tCKWL2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-21261 | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Embedded Processor |
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