Synchronous Read/Write—Bus Master See Table 12 and Figure 15. Use these specifications for inter- facing to external me" />
參數(shù)資料
型號(hào)： ADSP-21160NCBZ-100
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 16/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 400-PBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤(pán)
–23–
REV. 0
ADSP-21160N
Synchronous Read/Write—Bus Master
See Table 12 and Figure 15. Use these specifications for inter-
facing to external memory systems that require CLKIN—relative
timing or for accessing a slave ADSP-21160N (in multiprocessor
memory space). These synchronous switching characteristics are
also valid during asynchronous memory reads and writes except
where noted (see Memory Read–Bus Master on Page 21 and
Memory Write–Bus Master on Page 22). When accessing a slave
ADSP-21160N, these switching characteristics must meet the
slave’s timing requirements for synchronous read/writes (see Syn-
chronous Read/Write–Bus Slave on Page 25). The slave ADSP-
21160N must also meet these (bus master) timing requirements
for data and acknowledge setup and hold times.
Table 12. Synchronous Read/Write—Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tSSDATI
Data Setup Before CLKIN
5.5
ns
tHSDATI
Data Hold After CLKIN
1
ns
tSACKC
ACK Setup Before CLKIN
0.5tCCLK+3
ns
tHACKC
ACK Hold After CLKIN
1
ns
Switching Characteristics
tDADDO
Address,
MSx, BMS, BRST, CIF Delay After CLKIN
10
ns
tHADDO
Address,
MSx, BMS, BRST, CIF Hold After CLKIN
1.5
ns
tDPGO
PAGE Delay After CLKIN
1.5
11
ns
tDRDO
RDx High Delay After CLKIN
0.25tCCLK – 1
0.25tCCLK+9
ns
tDWRO
WRx High Delay After CLKIN
0.25tCCLK – 1
0.25tCCLK+9
ns
tDRWL
RDx/WRx Low Delay After CLKIN
0.25tCCLK – 1
0.25tCCLK+9
ns
tDDATO
Data Delay After CLKIN
0.25tCCLK+9
ns
tHDATO
Data Hold After CLKIN
1.5
ns
tDACKMO
ACK Delay After CLKIN
1
39
ns
tACKMTR
ACK Disable Before CLKIN
1
–3
ns
tDCKOO
CLKOUT Delay After CLKIN
0.5
5
ns
tCKOP
CLKOUT Period
tCK–1
tCK
2 +1
ns
tCKWH
CLKOUT Width High
tCK/2 – 2
tCK/2+2
2
ns
tCKWL
CLKOUT Width Low
tCK/2 – 2
tCK/2+2
2
ns
1 Applies to broadcast write, master precharge of ACK.
2 Applies only when the DSP drives a bus operation; CLKOUT held inactive or three-state otherwise. For more information, see the System Design chapter
in the ADSP-2116x SHARC DSP Hardware Reference.
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