Memory Write—Bus Master See Table 11 and Figure 14. Use these specifications for asyn- chronous interfacing to memories" />
參數(shù)資料
型號(hào)： ADSP-21160NCBZ-100
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 15/48頁(yè)
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400-PBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： -40°C ~ 100°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤(pán)
ADSP-21160N
–22–
REV. 0
Memory Write—Bus Master
See Table 11 and Figure 14. Use these specifications for asyn-
chronous interfacing to memories (and memory-mapped
peripherals) without reference to CLKIN. These specifications
apply when the ADSP-21160N is the bus master accessing
external memory space in asynchronous access mode. Note that
timing for ACK, DATA,
RDx, WRx, and DMAGx strobe timing
parameters only applies to asynchronous access mode.
Table 11. Memory Write—Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tDAAK
ACK Delay from Address, Selects
1, 2
tCK –0.5tCCLK–12+W
ns
tDSAK
ACK Delay from
WRx Low1
tCK – 0.75tCCLK –11+W
ns
tSAKC
ACK Setup to CLKIN
0.5tCCLK+3
ns
tHAKC
ACK Hold After CLKIN
1ns
Switching Characteristics
tDAWH
Address,
CIF, Selects to WRx
Deasserted
tCK – 0.25tCCLK –3+W
ns
tDAWL
Address,
CIF, Selects to WRx Low2
0.25tCCLK –3
ns
tWW
WRx Pulsewidth
tCK –0.5tCCLK –1+W
ns
tDDWH
Data Setup before
WRx High
tCK–0.5tCCLK –1+W
ns
tDWHA
Address Hold after
WRx Deasserted
0.25tCCLK –1+H
ns
tDWHD
Data Hold after
WRx Deasserted
0.25tCCLK –1+H
ns
tDATRWH
Data Disable after
WRx Deasserted3
0.25tCCLK – 2+H
0.25tCCLK+2+H
ns
tWWR
WRx High to WRx, RDx, DMAGx Low 0.5t
CCLK –1 + HI
ns
tDDWR
Data Disable before
WRx or RDx Low
0.25tCCLK –1+I
ns
tWDE
WRx Low to Data Enabled
–0.25tCCLK –1
ns
W = (number of wait states specified in WAIT register) × tCK.
H = tCK (if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
HI = tCK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
I = tCK (if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
1 ACK Delay/Setup: User must meet tDAAK or tDSAK or tSAKC for deassertion of ACK (Low), all three specifications must be met for assertion of ACK (High).
2 The falling edge of
MSx, BMS is referenced.
3 See Example System Hold Time Calculation on Page 41 for calculation of hold times given capacitive and dc loads.
Figure 14. Memory Write—Bus Master
tDATRWH
RDx
ACK
DATA
WRx
ADDRESS
MSx, BMS,
CIF
tDAWL
tWW
tDAAK
tWDE
tDDWR
tDWHA
tDAWH
tDSAK
tDDWH
tDWHD
tSAKC
CLKIN
DMAGx
tHAKC
tWWR
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PDF描述
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