參數(shù)資料
型號(hào)： ADAU1446YSTZ-3A-RL
廠商： Analog Devices Inc
文件頁數(shù)： 68/92頁
文件大?。?/td> 0K
描述： IC SIGMADSP 175MHZ 100LQFP
標(biāo)準(zhǔn)包裝： 1,000
系列： SigmaDSP®
類型： 音頻處理器
應(yīng)用： 車載音頻
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（16x16）
包裝： 帶卷 (TR)
ADAU1445/ADAU1446
Rev. A | Page 70 of 92
Frame Clock Pad Strength Register (Address 0xE248)
This register controls the pad drive strength of all frame clock pins configured in master mode. The default 2 mA setting should be
adequate for most applications. The 6 mA setting should be used only when the integrity of the signal is compromised.
Table 69. Bit Descriptions of Frame Clock Pad Strength Register
Bit Position
Description
Default
[15:12]
Reserved
[11]
LRCLK11
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[10]
LRCLK10
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[9]
LRCLK9
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[8]
LRCLK8
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[7]
LRCLK7
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[6]
LRCLK6
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[5]
LRCLK5
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[4]
LRCLK4
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[3]
LRCLK3
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[2]
LRCLK2
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[1]
LRCLK1
0
0 = low strength (2 mA)
1 = high strength (6 mA)
[0]
LRCLK0
0
0 = low strength (2 mA)
1 = high strength (6 mA)
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PDF描述
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