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參數(shù)資料
| 型號： | AD9524BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/56頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC INTEGER-N CLCK GEN 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，扇出緩沖器（分配） |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，光纖通道，SONET/SDH |
| 輸入： | CMOS |
| 輸出： | HSTL，LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1GHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 托盤 |
| 相關(guān)產(chǎn)品： | AD9524BCPZ-REEL7DKR-ND - IC INTEGER-N CLCK GEN 48LFCSP AD9524BCPZ-REEL7CT-ND - IC INTEGER-N CLCK GEN 48LFCSP AD9524/PCBZ-ND - BOARD EVAL FOR AD9524 AD9524BCPZ-REEL7TR-ND - IC INTEGER-N CLCK GEN 48LFCSP |
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Data Sheet
AD9524
Rev. E | Page 51 of 56
Address
Bits
Bit Name
Description
1
Tristate output
0x197
[7:0]
Channel divider, Bits[7:0] (LSB)
Division = Channel Divider Bits[9:0] + 1. For example, [9:0] = 0 is divided by 1, [9:0] = 1
is divided by 2 … [9:0] = 1023 is divided by 1024. 10-bit channel divider, Bits[7:0] (LSB).
0x198
[7:2]
Divider phase
Divider initial phase after a sync is asserted relative to the divider input clock (from the
VCO divider output). LSB = of a period of the divider input clock.
Phase = 0: no phase offset.
Phase = 1: period offset, …
Phase = 63: 31 period offset.
[1:0]
Channel divider, Bits[9:8] (MSB)
10-bit channel divider, Bits[9:8] (MSB).
Table 53. PLL1 Output Control (PLL1_OUT, Pin 46)
Address
Bits
Bit Name
Description
0x1BA
[7:5]
Reserved
4
PLL1 output CMOS driver
strength
CMOS driver strength
1: weak
0: strong
[3:0]
PLL1 output divider
0000: divide-by-1
0001: divide-by-2 (default)
0010: divide-by-4
0100: divide-by-8
1000: divide-by-16
No other inputs permitted
Table 54. PLL1 Output Channel Control
Address
Bits
Bit Name
Description
0x1BB
7
PLL1 output driver power-down
[6:2]
Reserved
1
Route VCXO clock to
Channel 1 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input
0: channel uses VCO divider output clock
0
Route VCXO clock to
Channel 0 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input
0: channel uses VCO divider output clock
Readback (Address 0x22C to Address 0x22D)
Table 55. Readback Registers (Readback 0 and Readback 1)
Address
Bits
Bit Name
Description
0x22C
7
Status PLL2 reference clock
1: OK
0: off/clocks are missing
6
Status PLL1 feedback clock
1: OK
0: off/clocks are missing
5
Status VCXO
1: OK
0: off/clocks are missing
4
Status REF_TEST
1: OK
0: off/clocks are missing
3
Status REFB
1: OK
0: off/clocks are missing
2
Status REFA
1: OK
0: off/clocks are missing
1
Lock detect PLL2
1: locked
0: unlocked
0
Lock detect PLL1
1: locked
0: unlocked
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PDF描述 |
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參數(shù)描述 |
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| AD9525 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs |
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| AD9525/PCBZ-VCO | 功能描述:時鐘和定時器開發(fā)工具 Evaluation kit CRO29508 VCO installed RoHS:否 制造商:Texas Instruments 產(chǎn)品:Evaluation Modules 類型:Clock Conditioners 工具用于評估:LMK04100B 頻率:122.8 MHz 工作電源電壓:3.3 V |
| AD9525BCPZ | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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