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參數(shù)資料
| 型號(hào)： | AD9516-5BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 54/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN W/PLL 64-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:14 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.4GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
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AD9516-5
Rev. A | Page 58 of 76
Reg.
Addr.
(Hex)
Bits
Name
Description
0x01D
4
Disables the PLL status register readback.
0: PLL status register enable (default).
PLL status
register disable
1: PLL status register disable.
3
Enables the LD pin voltage comparator. This function is used with the LD pin current source lock detect mode. When in
the internal (automatic) holdover mode, this function enables the use of the voltage on the LD pin to determine if the
PLL was previously in a locked state (see Figure 41). Otherwise, this function can be used with the REFMON and STATUS
pins to monitor the voltage on the LD pin.
0: disables LD pin comparator; internal/automatic holdover controller treats this pin as true/high (default).
LD pin
comparator
enable
1: enables LD pin comparator.
2
Along with Register 0x01D[0], enables the holdover function.
0: holdover disabled (default).
Holdover enable
1: holdover enabled.
1
Enables the external hold control through the SYNC pin. (This disables the internal holdover mode.)
0: automatic holdover mode—holdover controlled by automatic holdover circuit (default).
External
holdover control
1: external holdover mode—holdover controlled by SYNC pin.
0
Along with Register 0x01D[2], enables the holdover function.
0: holdover disabled (default).
Holdover enable
1: holdover enabled.
Read-only register. Indicates if the part is in the holdover state (see Figure 41). This is not the same as holdover enabled.
0: not in holdover.
0x01F
5
Holdover active
1: holdover state active.
4
Read-only register. Indicates which PLL reference is selected as the input to the PLL.
0: REF1 selected (or differential reference if in differential mode).
REF2 selected
1: REF2 selected.
3
Read-only register. Indicates if the CLK frequency is greater than the threshold (see Table 12: REF1, REF2, and CLK
frequency status monitor).
0: CLK frequency is less than the threshold.
CLK frequency >
threshold
1: CLK frequency is greater than the threshold.
Read-only register. Indicates if the frequency of the signal at REF2 is greater than the threshold frequency set by
Register 0x01A[6].
0: REF2 frequency is less than threshold frequency.
2
REF2
frequency >
threshold
1: REF2 frequency is greater than threshold frequency.
1
Read-only register. Indicates if the frequency of the signal at REF2 is greater than the threshold frequency set by
Register 0x01A[6].
0: REF1 frequency is less than threshold frequency.
REF1
frequency >
threshold
1: REF1 frequency is greater than threshold frequency.
0
Read-only register. Digital lock detect.
0: PLL is not locked.
Digital
lock detect
1: PLL is locked.
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PDF描述 |
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