參數(shù)資料
型號(hào)： AD9514/PCBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 27/28頁(yè)
文件大?。?/td> 0K
描述： BOARD EVAL CLOCK 3CH AD9514
設(shè)計(jì)資源： AD9513/14/15 Eval Brd Schematics
AD9513/14/15 Gerber Files
AD9514 Eval Brd BOM
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘分配
已用 IC / 零件： AD9514
已供物品： 板
相關(guān)產(chǎn)品： AD9514BCPZ-ND - IC CLOCK DIST 3OUT PLL 32LFCSP
AD9514BCPZ-REEL7-ND - IC CLOCK DIST 3OUT PLL 32LFCSP
AD9514
Rev. 0 | Page 8 of 28
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK = 78.6432 MHz, OUT = 78.6432 MHz
Divide = 1
@ 10 Hz Offset
122
dBc/Hz
@ 100 Hz Offset
132
dBc/Hz
@ 1 kHz Offset
140
dBc/Hz
@ 10 kHz Offset
150
dBc/Hz
@ 100 kHz Offset
155
dBc/Hz
@ 1 MHz Offset
158
dBc/Hz
>10 MHz Offset
160
dBc/Hz
CLK = 78.6432 MHz, OUT = 39.3216 MHz
Divide = 2
@ 10 Hz Offset
128
dBc/Hz
@ 100 Hz Offset
136
dBc/Hz
@ 1 kHz Offset
146
dBc/Hz
@ 10 kHz Offset
155
dBc/Hz
@ 100 kHz Offset
161
dBc/Hz
>1 MHz Offset
162
dBc/Hz
CLOCK OUTPUT ADDITIVE TIME JITTER
Table 5.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ADDITIVE TIME JITTER
CLK = 622.08 MHz
40
fs rms
BW = 12 kHz 20 MHz
LVPECL (OUT0 and OUT1) = 622.08 MHz
OUT2 off
Divide = 1
CLK = 622.08 MHz
55
fs rms
BW = 12 kHz 20 MHz
LVPECL (OUT0 and OUT1) = 155.52 MHz
OUT2 off
Divide = 4
CLK = 400 MHz
215
fs rms
Calculated from SNR of ADC method;
LVPECL (OUT0 and OUT1) = 100 MHz
OUT2 off
Divide = 4
CLK = 400 MHz
215
fs rms
Calculated from SNR of ADC method;
LVPECL (OUT0, OUT1) = 100 MHz
Other LVPECL and OUT2 LVDS at same frequency
Divide = 4
CLK = 400 MHz
225
fs rms
Calculated from SNR of ADC method;
LVPECL (OUT0 or OUT1) = 100 MHz
Divide = 4
Other LVPECL = 50 MHz
Interferer
LVDS (OUT2) = 50 MHz
Interferer
CLK = 400 MHz
230
fs rms
Calculated from SNR of ADC method;
LVPECL (OUT0 or OUT1) = 100 MHz
Divide = 4
Other LVPECL = 50 MHz
Interferer
CMOS (OUT2) = 50 MHz
Interferer
LVDS OUTPUT ADDITIVE TIME JITTER
Delay off
CLK = 400 MHz
300
fs rms
Calculated from SNR of ADC method;
LVDS (OUT2) = 100 MHz
OUT0 at same frequency; OUT1 off
Divide = 4
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PDF描述
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