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參數資料
| 型號： | AD9514/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 24/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL CLOCK 3CH AD9514 |
| 設計資源： | AD9513/14/15 Eval Brd Schematics AD9513/14/15 Gerber Files AD9514 Eval Brd BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘分配 |
| 已用 IC / 零件： | AD9514 |
| 已供物品： | 板 |
| 相關產品： | AD9514BCPZ-ND - IC CLOCK DIST 3OUT PLL 32LFCSP AD9514BCPZ-REEL7-ND - IC CLOCK DIST 3OUT PLL 32LFCSP |
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AD9514
Rev. 0 | Page 5 of 28
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
S0 = 1
Zero Scale Delay Time3
0.56
ns
Zero Scale Variation with Temperature
0.47
ps/°C
Full Scale Time Delay3
11.4
ns
Full Scale Variation with Temperature
5
ps/°C
Linearity, DNL
0.2
LSB
Linearity, INL
0.2
LSB
1 This is the difference between any two similar delay paths within a single device operating at the same voltage and temperature.
2 This is the difference between any two similar delay paths across multiple devices operating at the same voltage and temperature.
3 Incremental delay; does not include propagation delay.
CLOCK OUTPUT PHASE NOISE
CLK input slew rate = 1 V/ns or greater.
Table 4.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK-TO-LVPECL ADDITIVE PHASE NOISE
CLK = 622.08 MHz, OUT = 622.08 MHz
Divide = 1
@ 10 Hz Offset
125
dBc/Hz
@ 100 Hz Offset
132
dBc/Hz
@ 1 kHz Offset
140
dBc/Hz
@ 10 kHz Offset
148
dBc/Hz
@ 100 kHz Offset
153
dBc/Hz
>1 MHz Offset
154
dBc/Hz
CLK = 622.08 MHz, OUT = 155.52 MHz
Divide = 4
@ 10 Hz Offset
128
dBc/Hz
@ 100 Hz Offset
140
dBc/Hz
@ 1 kHz Offset
148
dBc/Hz
@ 10 kHz Offset
155
dBc/Hz
@ 100 kHz Offset
161
dBc/Hz
>1 MHz Offset
161
dBc/Hz
CLK = 622.08 MHz, OUT = 38.88 MHz
Divide = 16
@ 10 Hz Offset
135
dBc/Hz
@ 100 Hz Offset
145
dBc/Hz
@ 1 kHz Offset
158
dBc/Hz
@ 10 kHz Offset
165
dBc/Hz
@ 100 kHz Offset
165
dBc/Hz
>1 MHz Offset
166
dBc/Hz
CLK = 491.52 MHz, OUT = 61.44 MHz
Divide = 8
@ 10 Hz Offset
131
dBc/Hz
@ 100 Hz Offset
142
dBc/Hz
@ 1 kHz Offset
153
dBc/Hz
@ 10 kHz Offset
160
dBc/Hz
@ 100 kHz Offset
165
dBc/Hz
>1 MHz Offset
165
dBc/Hz
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