VDD = 2.5 V ± 10%, V
參數(shù)資料
型號: AD7352YRUZ
廠商: Analog Devices Inc
文件頁數(shù): 18/21頁
文件大小: 0K
描述: IC ADC DUAL 12BIT 3MSPS 16TSSOP
設計資源: DC-Coupled, Single-Ended-to-Differential Conversion Using AD8138 and AD7352 (CN0040)
標準包裝: 1
位數(shù): 12
采樣率(每秒): 3M
數(shù)據(jù)接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
轉(zhuǎn)換器數(shù)目: 2
功率耗散(最大): 45mW
電壓電源: 單電源
工作溫度: -40°C ~ 125°C
安裝類型: 表面貼裝
封裝/外殼: 16-TSSOP(0.173",4.40mm 寬)
供應商設備封裝: 16-TSSOP
包裝: 管件
輸入數(shù)目和類型: 2 個差分,雙極
產(chǎn)品目錄頁面: 777 (CN2011-ZH PDF)
AD7352
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TIMING SPECIFICATIONS
VDD = 2.5 V ± 10%, VDRIVE = 2.25 V to 3.6 V, internal reference = 2.048 V, TA = TMAX to TMIN1, unless otherwise noted.
Table 3.
Parameter
Limit at TMIN, TMAX
Unit
Description
fSCLK
50
kHz min
48
MHz max
tCONVERT
t2 + 13 × tSCLK
ns max
tSCLK = 1/fSCLK
tQUIET
5
ns min
Minimum time between end of serial read and next falling edge of CS
t2
5
ns min
CS to SCLK setup time
6
ns max
Delay from CS until SDATAA and SDATAB are three-state disabled
Data access time after SCLK falling edge
12.5
ns max
1.8 V ≤ VDRIVE < 2.25 V
11
ns max
2.25 V ≤ VDRIVE < 2.75 V
9.5
ns max
2.75 V ≤ VDRIVE < 3.3 V
9
ns max
3.3 V ≤ VDRIVE ≤ 3.6 V
t5
5
ns min
SCLK low pulse width
t6
5
ns min
SCLK high pulse width
3.5
ns min
SCLK to data valid hold time
9.5
ns max
CS rising edge to SDATA , SDATAB high impedance
A
t9
5
ns min
CS rising edge to falling edge pulse width
4.5
ns min
SCLK falling edge to SDATAA, SDATAB high impedance
9.5
ns max
SCLK falling edge to SDATAA, SDATAB high impedance
1 Temperature ranges are as follows: Y grade: 40°C to +125°C; B grade: 40°C to +85°C.
2 Specified with a load capacitance of 10 pF on SDATAA and SDATAB.
3 The time required for the output to cross 0.4 V or 2.4 V.
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PDF描述
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參數(shù)描述
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