TIMING CHARACTERISTICS1, 2, 3 Table 3. V
參數(shù)資料
型號(hào)： AD5348BRUZ
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 20/24頁(yè)
文件大小： 0K
描述： IC DAC 12BIT OCTAL VOUT 38-TSSOP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 50
設(shè)置時(shí)間： 8µs
位數(shù)： 12
數(shù)據(jù)接口： 并聯(lián)
轉(zhuǎn)換器數(shù)目： 8
電壓電源： 單電源
功率耗散（最大）： 8.3mW
工作溫度： -40°C ~ 105°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 38-TFSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 38-TSSOP
包裝： 管件
輸出數(shù)目和類(lèi)型： 8 電壓，單極；8 電壓，雙極
采樣率（每秒）： 125k
產(chǎn)品目錄頁(yè)面： 782 (CN2011-ZH PDF)
AD5346/AD5347/AD5348
Rev. 0 | Page 5 of 24
TIMING CHARACTERISTICS1, 2, 3
Table 3. VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted
Parameter
Limit at TMIN, TMAX
Unit
Condition/Comments
Data Write Mode (Figure 3)
t1
0
ns min
CS to WR setup time
t2
0
ns min
CS to WR hold time
t3
20
ns min
WR pulse width
t4
5
ns min
Data, GAIN, BUF setup time
t5
4.5
ns min
Data, GAIN, BUF hold time
t6
5
ns min
Synchronous mode. WR falling to LDAC falling.
t7
5
ns min
Synchronous mode. LDAC falling to WR rising.
t8
4.5
ns min
Synchronous mode. WR rising to LDAC rising.
t9
5
ns min
Asynchronous mode. LDAC rising to WR rising.
t10
4.5
ns min
Asynchronous mode. WR rising to LDAC falling.
t11
20
ns min
LDAC pulse width
t12
10
ns min
CLR pulse width
t13
20
ns min
Time between WR cycles
t14
20
ns min
A0, A1, A2 setup time
t15
0
ns min
A0, A1, A2 hold time
Data Readback Mode (Figure 4)
t16
0
ns min
A0, A1, A2 to CS setup time
t17
0
ns min
A0, A1, A2 to CS hold time
t18
0
ns min
CS to falling edge of RD
t19
20
ns min
RD pulse width; VDD = 3.6 V to 5.5 V
30
ns min
RD pulse width; VDD = 2.5 V to 3.6 V
t20
0
ns min
CS to RD hold time
t21
22
ns max
Data access time after falling edge of RD; VDD = 3.6 V to 5.5 V
30
ns max
Data access time after falling edge of RD VDD = 2.5 V to 3.6 V
t22
4
ns min
Bus relinquish time after rising edge of RD
30
ns max
t23
22
ns max
CS falling edge to data; VDD = 3.6 V to 5.5 V
30
ns max
CS falling edge to data; VDD = 2.5 V to 3.6 V
t24
30
ns min
Time between RD cycles
t25
30
ns min
Time from RD to WR
t26
30
ns min
Time from WR to RD, VDD = 3.6 V to 5.5 V
50
ns min
Time from WR to RD, VDD = 2.5 V to 3.6 V
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
3 See Figure 2.
CS
WR
DATA,
GAIN, BUF
LDAC1
LDAC2
CLR
NOTES
1. SYNCHRONOUS LDAC UPDATE MODE
2. ASYNCHRONOUS LDAC UPDATE MODE
A0–A2
t1
t2
t3
t4
t7
t9
t10
t11
t12
t5
t15
t8
t14
t6
t13
03331-0-003
CS
A0–A2
RD
WR
DATA
t16
t18
t25
t20
t22
t21
t17
t26
t24
t19
t23
03331-0-004
Figure 3. Parallel Interface Write Timing Diagram
Figure 4. Parallel Interface Read Timing Diagram
相關(guān)PDF資料
PDF描述
SI5338N-A-GM IC CLK GEN I2C BUS PROG 24QFN
AD9761ARSZ IC DAC 10BIT DUAL 40MSPS 28-SSOP
VI-J0R-MZ-F2 CONVERTER MOD DC/DC 7.5V 25W
SI5338K-A-GM IC CLK GEN I2C BUS PROG 24QFN
D38999/20KF32PC CONN RCPT 32POS WALL MNT W/PINS
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD5348BRUZRUZ 制造商:Analog Devices 功能描述:DAC,AD5348B 12bit 8us octal TSSOP
AD534J 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Internally Trimmed Precision IC Multiplier
AD534JD 功能描述:IC TRIMMED MULTIPLIER/DIV 14-DIP RoHS:否 類(lèi)別:集成電路 (IC) >> 線(xiàn)性 - 模擬乘法器，除法器 系列:- 標(biāo)準(zhǔn)包裝:25 系列:HA 功能:模擬乘法器 位元/級(jí)數(shù):四象限 封裝/外殼:16-CDIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:16-CDIP 側(cè)面銅焊 包裝:管件
AD534JD/+ 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Analog Multiplier/Divider
AD534JDZ 功能描述:IC MULTIPLIER PREC TRIM 14-CDIP RoHS:是 類(lèi)別:集成電路 (IC) >> 線(xiàn)性 - 模擬乘法器，除法器 系列:- 標(biāo)準(zhǔn)包裝:25 系列:HA 功能:模擬乘法器 位元/級(jí)數(shù):四象限 封裝/外殼:16-CDIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:16-CDIP 側(cè)面銅焊 包裝:管件
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠(chǎng)商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*