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參數(shù)資料
| 型號(hào)： | A54SXxxA |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | SX-A Family FPGAs |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件頁數(shù)： | 58/108頁 |
| 文件大小： | 720K |
| 代理商： | A54SXXXA |
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SX-A Family FPGAs
2-38
v5.1
Table 2-31
A54SX32A Timing Characteristics
(Worst-Case Commercial Conditions V
CCA
= 2.25 V, V
CCI
= 4.75 V, T
J
= 70°C)
Parameter
Description
–3 Speed
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Dedicated (Hardwired) Array Clock Networks
t
HCKH
Input Low to High
(Pad to R-cell Input)
1.7
1.9
2.2
2.6
4.0
ns
t
HCKL
Input High to Low
(Pad to R-cell Input)
1.7
2.0
2.2
2.6
4.0
ns
t
HPWH
Minimum Pulse Width High
1.4
1.6
1.8
2.1
2.9
ns
t
HPWL
Minimum Pulse Width Low
1.4
1.6
1.8
2.1
2.9
ns
t
HCKSW
Maximum Skew
0.6
0.6
0.7
0.8
1.3
ns
t
HP
Minimum Period
2.8
3.2
3.6
4.2
5.8
ns
f
HMAX
Routed Array Clock Networks
Maximum Frequency
357
313
278
238
172
MHz
t
RCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
2.2
2.5
2.8
3.3
4.7
ns
t
RCKL
Input High to Low (Light Load)
(Pad to R-cell Input)
2.1
2.5
2.8
3.3
4.5
ns
t
RCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
2.4
2.7
3.1
3.6
5.1
ns
t
RCKL
Input High to Low (50% Load)
(Pad to R-cell Input)
2.2
2.6
2.9
3.4
4.7
ns
t
RCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
2.5
2.8
3.2
3.8
5.3
ns
t
RCKL
Input High to Low (100% Load)
(Pad to R-cell Input)
2.4
2.8
3.1
3.7
5.2
ns
t
RPWH
Minimum Pulse Width High
1.4
1.6
1.8
2.1
2.9
ns
t
RPWL
Minimum Pulse Width Low
1.4
1.6
1.8
2.1
2.9
ns
t
RCKSW
Maximum Skew (Light Load)
1.0
1.1
1.3
1.5
2.1
ns
t
RCKSW
Maximum Skew (50% Load)
1.0
1.1
1.3
1.5
2.1
ns
t
RCKSW
Maximum Skew (100% Load)
1.0
1.1
1.3
1.5
2.1
ns
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PDF描述 |
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