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參數(shù)資料
| 型號(hào)： | A54SXxxA |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | SX-A Family FPGAs |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件頁(yè)數(shù)： | 39/108頁(yè) |
| 文件大小： | 720K |
| 代理商： | A54SXXXA |
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SX-A Family FPGAs
v5.1
2-19
t
INYH
Input Data Pad to Y High 5 V PCI
0.5
0.6
0.7
0.9
ns
t
INYL
Input Data Pad to Y Low 5 V PCI
0.8
0.9
1.1
1.5
ns
t
INYH
Input Data Pad to Y High 5 V TTL
0.5
0.6
0.7
0.9
ns
t
INYL
Input Module Predicted Routing Delays
2
Input Data Pad to Y Low 5 V TTL
0.8
0.9
1.1
1.5
ns
t
IRD1
FO = 1 Routing Delay
0.3
0.3
0.4
0.6
ns
t
IRD2
FO = 2 Routing Delay
0.5
0.5
0.6
0.8
ns
t
IRD3
FO = 3 Routing Delay
0.6
0.7
0.8
1.1
ns
t
IRD4
FO = 4 Routing Delay
0.8
0.9
1
1.4
ns
t
IRD8
FO = 8 Routing Delay
1.4
1.5
1.8
2.5
ns
t
IRD12
FO = 12 Routing Delay
2
2.2
2.6
3.6
ns
Table 2-14
A54SX08A Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, V
CCA
= 2.25 V
,
V
CCI
= 3.0 V, T
J
= 70
°
C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max.
Min.
Max.
Min. Max.
Notes:
1. For dual-module macros, use t
PD
+ t
RD1
+ t
PDn
, t
RCO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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PDF描述 |
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