參數(shù)資料
型號： A54SX72A-FG256AX79
元件分類： FPGA
英文描述： FPGA, 4024 CLBS, 72000 GATES, PBGA256
封裝： 1 MM PITCH, PLASTIC, FBGA-256
文件頁數(shù)： 36/68頁
文件大?。?/td> 498K
代理商： A54SX72A-FG256AX79
v2.2
1-37
dTLH
Delta LOW to HIGH
0.064
ns/pF
dTHL
Delta HIGH to LOW
0.029
ns/pF
dTHLS
Delta HIGH to LOW—low slew
0.108
ns/pF
3.3 V PCI Output Module Timing4
tDLH
Data-to-Pad LOW to HIGH
3.8
ns
tDHL
Data-to-Pad HIGH to LOW
3.8
ns
tENZL
Enable-to-Pad, Z to L
2.8
ns
tENZH
Enable-to-Pad, Z to H
2.8
ns
tENLZ
Enable-to-Pad, L to Z
4.8
ns
tENHZ
Enable-to-Pad, H to Z
4.8
ns
dTLH
Delta LOW to HIGH
0.050
ns/pF
dTHL
Delta HIGH to LOW
0.019
ns/pF
3.3 V LVTTL Output Module Timing3
tDLH
Data-to-Pad LOW to HIGH
5.3
ns
tDHL
Data-to-Pad HIGH to LOW
4.8
ns
tDHLS
Data-to-Pad HIGH to LOW—low slew
17.3
ns
tENZL
Enable-to-Pad, Z to L
4.3
ns
tENZLS
Enable-to-Pad, Z to L—low slew
31.9
ns
tENZH
Enable-to-Pad, Z to H
5.5
ns
tENLZ
Enable-to-Pad, L to Z
5.5
ns
tENHZ
Enable-to-Pad, H to Z
4.8
ns
dTLH
Delta LOW to HIGH
0.050
ns/pF
dTHL
Delta HIGH to LOW
0.019
ns/pF
dTHLS
Delta HIGH to LOW—low slew
0.092
ns/pF
Table 1-16 A54SX72A Timing Characteristics
(Worst-Case Automotive Conditions, VCCA = 2.3 V, VCCI = 3.0 V, TJ = 125°C) (Continued)
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Notes:
1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Delays based on 35 pF loading.
4. Delays based on 10 pF loading and 25
resistance.
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PDF描述
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