- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4500 > A54SX08A-FFG144 (Microsemi SoC)IC FPGA SX 12K GATES 144-FBGA PDF資料下載
參數(shù)資料
| 型號： | A54SX08A-FFG144 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 59/108頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SX 12K GATES 144-FBGA |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | SX-A |
| LAB/CLB數(shù)： | 768 |
| 輸入/輸出數(shù)： | 111 |
| 門數(shù)： | 12000 |
| 電源電壓： | 2.25 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 144-LBGA |
| 供應(yīng)商設(shè)備封裝： | 144-FPBGA（13x13） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁當(dāng)前第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁
SX-A Family FPGAs
2- 34
v5.3
Table 2-28 A54SX32A Timing Characteristics
(Worst-Case Commercial Conditions, VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
C-Cell Propagation Delays2
tPD
Internal Array Module
0.8
0.9
1.1
1.2
1.7
ns
Predicted Routing Delays3
tDC
FO
=
1
Routing
Delay,
Direct
Connect
0.1
ns
tFC
FO = 1 Routing Delay, Fast Connect
0.3
0.4
0.6
ns
tRD1
FO = 1 Routing Delay
0.3
0.4
0.5
0.6
ns
tRD2
FO = 2 Routing Delay
0.4
0.5
0.6
0.8
ns
tRD3
FO = 3 Routing Delay
0.5
0.6
0.7
0.8
1.1
ns
tRD4
FO = 4 Routing Delay
0.7
0.8
0.9
1.0
1.4
ns
tRD8
FO = 8 Routing Delay
1.2
1.4
1.5
1.8
2.5
ns
tRD12
FO = 12 Routing Delay
1.7
2.0
2.2
2.6
3.6
ns
R-Cell Timing
tRCO
Sequential Clock-to-Q
0.6
0.7
0.8
0.9
1.3
ns
tCLR
Asynchronous Clear-to-Q
0.5
0.6
0.8
1.0
ns
tPRESET
Asynchronous Preset-to-Q
0.6
0.7
0.9
1.2
ns
tSUD
Flip-Flop Data Input Set-Up
0.6
0.7
0.8
0.9
1.2
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tWASYN
Asynchronous Pulse Width
1.2
1.4
1.5
1.8
2.5
ns
tRECASYN
Asynchronous Recovery Time
0.3
0.4
0.5
0.7
ns
tHASYN
Asynchronous Removal Time
0.3
0.4
0.6
ns
tMPW
Clock Pulse Width
1.4
1.6
1.8
2.1
2.9
ns
Input Module Propagation Delays
tINYH
Input Data Pad to Y High 2.5 V
LVCMOS
0.6
0.7
0.8
0.9
1.2
ns
tINYL
Input Data Pad to Y Low 2.5 V
LVCMOS
1.2
1.3
1.5
1.8
2.5
ns
tINYH
Input Data Pad to Y High 3.3 V PCI
0.5
0.6
0.7
1.0
ns
tINYL
Input Data Pad to Y Low 3.3 V PCI
0.6
0.7
0.8
0.9
1.3
ns
tINYH
Input Data Pad to Y High 3.3 V
LVTTL
0.8
0.9
1.0
1.2
1.6
ns
tINYL
Input Data Pad to Y Low 3.3 V LVTTL
1.4
1.6
1.8
2.2
3.0
ns
Notes:
1. All –3 speed grades have been discontinued.
2. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
3. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RGM43DTMT | CONN EDGECARD 86POS R/A .156 SLD |
| M1A3P600-1PQG208 | IC FPGA 1KB FLASH 600K 208-PQFP |
| A3P600-1PQG208 | IC FPGA 1KB FLASH 600K 208-PQFP |
| M1A3P600L-PQG208 | IC FPGA 1KB FLASH 600K 208-PQFP |
| A40MX04-PL68I | IC FPGA MX SGL CHIP 6K 68-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A54SX08A-FFG208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-FFG208A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-FFG208B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-FFG208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-FFG208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。