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參數(shù)資料
| 型號(hào)： | A54SX08A-3CQ208M |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | SX-A Family FPGAs |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件頁數(shù)： | 66/108頁 |
| 文件大?。?/td> | 720K |
| 代理商： | A54SX08A-3CQ208M |
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SX-A Family FPGAs
2-46
v5.1
Table 2-37
A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions V
CCA
= 2.25 V, V
CCI
= 3.0 V, T
J
= 70°C)
Parameter
Description
–3 Speed
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Dedicated (Hardwired) Array Clock Networks
t
HCKH
Input Low to High
(Pad to R-cell Input)
1.6
1.9
2.1
2.5
3.8
ns
t
HCKL
Input High to Low
(Pad to R-cell Input)
1.7
1.9
2.1
2.5
3.8
ns
t
HPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
t
HPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
t
HCKSW
Maximum Skew
1.4
1.6
1.8
2.1
3.3
ns
t
HP
Minimum Period
3.0
3.4
4.0
4.6
6.4
ns
f
HMAX
Routed Array Clock Networks
Maximum Frequency
333
294
250
217
156
MHz
t
RCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
2.2
2.6
2.9
3.4
4.8
ns
t
RCKL
Input High to Low (Light Load)
(Pad to R-cell Input)
2.8
3.3
3.7
4.3
6.0
ns
t
RCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
2.4
2.8
3.2
3.7
5.2
ns
t
RCKL
Input High to Low (50% Load)
(Pad to R-cell Input)
2.9
3.4
3.8
4.5
6.2
ns
t
RCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
2.6
3.0
3.4
4.0
5.6
ns
t
RCKL
Input High to Low (100% Load)
(Pad to R-cell Input)
3.1
3.6
4.1
4.8
6.7
ns
t
RPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
t
RPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
t
RCKSW
Maximum Skew (Light Load)
1.9
2.2
2.5
3
4.1
ns
t
RCKSW
Maximum Skew (50% Load)
1.9
2.1
2.4
2.8
3.9
ns
t
RCKSW
Quadrant Array Clock Networks
Maximum Skew (100% Load)
1.9
2.1
2.4
2.8
3.9
ns
t
QCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
1.3
1.5
1.7
1.9
2.7
ns
t
QCHKL
Input High to Low (Light Load)
(Pad to R-cell Input)
1.3
1.5
1.7
2
2.8
ns
t
QCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
1.5
1.7
1.9
2.2
3.1
ns
t
QCHKL
Input High to Low (50% Load)
(Pad to R-cell Input)
1.5
1.8
2
2.3
3.2
ns
t
QCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
1.7
1.9
2.2
2.5
3.5
ns
相關(guān)PDF資料 |
PDF描述 |
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| A54SX16A-3CQ208M | SX-A Family FPGAs |
| A54SX72A-3CQ208M | SX-A Family FPGAs |
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參數(shù)描述 |
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