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參數(shù)資料
| 型號： | A3P600L-FGG256 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 152/242頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 600K 256-FBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ProASIC3L |
| RAM 位總計(jì)： | 110592 |
| 輸入/輸出數(shù)： | 177 |
| 門數(shù)： | 600000 |
| 電源電壓： | 1.14V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁當(dāng)前第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁
ProASIC3L Low Power Flash FPGAs
Revision 13
5-3
Revision 10
continued
3.3 V LVCMOS and 1.2 V LVCMOS wide range were added to applicable tables in the
Values for 1.2 V LVCMOS were added to tables in the "Detailed I/O DC Characteristics"
section, with Minimum and Maximum DC Input and Output Levels tables, are new.
Complete timing data for wide range will be available in a later revision of the datasheet
(SARs 37161, 38188).
The notes regarding drive strength in the "Summary of I/O Timing Characteristics –
Default I/O Software Settings" section tables were revised for clarification. They now
state that the minimum drive strength for the default software configuration when run in
wide range is ±100 A. The drive strength displayed in software is supported in normal
range only. For a detailed I/V curve, refer to the IBIS models (SAR 34761).
Table 2-39 I/O Weak Pull-Up/Pull-Down Resistances was updated with additional
values and the definitions of RWEAK PULL-UP-MAX and RWEAK PULL-DOWN-MAX were
corrected (SAR 34756).
The paragraph above Table 2-44 Duration of Short Circuit Event before Failure was
revised to change the maximum temperature from 110°C to 100°C, with an example of
six months instead of three months. The row for 110°C was removed from the table for
consistency with Table 2-2 Recommended Operating Conditions 1 (SAR 34744).
The AC Loading figures in the "Single-Ended I/O Characteristics" section were updated
to match tables in the "Summary of I/O Timing Characteristics – Default I/O Software
Settings" section (SAR 34890).
The following sentence was deleted from the "2.5 V LVCMOS" section (SAR 34797): "It
uses a 5 V–tolerant input buffer and push-pull output buffer."
The table notes were revised for LVDS Table 2-174 Minimum and Maximum DC Input
and Output Levels (SAR 34813).
Values for the maximum frequency for input and output DDR were added to tables in the
"DDR Module Specifications" section (SAR 34805).
Minimum pulse width High and Low values were added to the tables in the "Global Tree
Timing Characteristics" section. The maximum frequency for global clock parameter
was removed from these tables because a frequency on the global is only an indication
of what the global network can do. There are other limiters such as the SRAM, I/Os, and
PLL. SmartTime software should be used to determine the design frequency (SAR
36965).
CCC/PLL Specification were updated. A note was added to indicate that when the
CCC/PLL core is generated by Microsemi core generator software, not all delay values
of the specified delay increments are available (SAR 34825).
Figure 2-46 Write Access after Write onto Same Address, Figure 2-47 Read Access
after Write onto Same Address, and Figure 2-48 Write Access after Read onto Same
Address were deleted. Reference was made to a new application note, Simultaneous
covers these cases in detail (SAR 34873).
The port names in the SRAM "Timing Waveforms", SRAM "Timing Characteristics"
tables, Figure 2-50 FIFO Reset, and the FIFO "Timing Characteristics" tables were
revised to ensure consistency with the software names (SAR 35751).
Figure 2-48 FIFO Read and Figure 2-49 FIFO Write are new (SAR 34849).
The "Pin Descriptions and Packaging" chapter is new (SAR 34773).
Revision
Changes
Page
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PDF描述 |
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| A3P600L-FGG484I | 功能描述:IC FPGA 1KB FLASH 600K 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
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