參數(shù)資料
型號： A3P125-PQG208II
元件分類： FPGA
英文描述： FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP208
封裝： 28 X 28 MM, 3.40 MM HEIGHT, 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁數(shù)： 2/49頁
文件大?。?/td> 5893K
代理商： A3P125-PQG208II
ProASIC3 DC and Switching Characteristics
v1.3
2 - 83
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-106 ProASIC3 CCC/PLL Specification
Parameter
Minimum
Typical
Maximum
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
350
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
350
MHz
Serial Clock (SCLK) for Dynamic PLL1
125
MHz
Delay Increments in Programmable Delay Blocks2, 3
200
ps
Number of Programmable Values in Each Programmable
Delay Block
32
Input Period Jitter
1.5
ns
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network
Used
3 Global
Networks
Used
0.75 MHz to 24 MHz
0.50%
0.70%
24 MHz to 100 MHz
1.00%
1.20%
100 MHz to 250 MHz
1.75%
2.00%
250 MHz to 350 MHz
2.50%
5.60%
Acquisition Time
(A3P250 and A3P1000 only)
LockControl = 0
300
s
LockControl = 1
300
s
(all other dies)
LockControl = 0
300
s
LockControl = 1
6.0
ms
Tracking Jitter 5
(A3P250 and A3P1000 only)
LockControl = 0
1.6
ns
LockControl = 1
1.6
ns
(all other dies)
LockControl = 0
1.6
ns
LockControl = 1
0.8
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 12, 3
0.6
5.56
ns
Delay Range in Block: Programmable Delay 22, 3
0.025
5.56
ns
Delay Range in Block: Fixed Delay2, 3
2.2
ns
Notes:
1. Maximum value obtained for a –2 speed-grade device in worst-case commercial conditions. For specific
junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
2. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 for deratings.
3. TJ = 25°C, VCC = 1.5 V
4. The A3P030 device does not contain a PLL.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
the period jitter parameter.
相關PDF資料
PDF描述
A3P125-QN132II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, BCC132
A3P125-QNG132II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, BCC132
A3P125-TQ144II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP144
A3P125-TQG144II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP144
A3P125-VQ100II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP100
相關代理商/技術參數(shù)
參數(shù)描述
A3P125-PQG208PS53 制造商:Microsemi SOC Products Group 功能描述:ACLA3P125-PQG208PS53 125K GATES 231MHZ 1
A3P125-QNG132 功能描述:IC FPGA 1024MAC 133I/O 132QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241
A3P125-QNG132I 功能描述:IC FPGA 1KB FLASH 125K 132-QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14）
A3P125-QNG132T 功能描述:IC FPGA 1KB FLASH 125K 132-QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17）
A3P125-TQ144 功能描述:IC FPGA 1KB FLASH 125K 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14）
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