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參數(shù)資料
| 型號： | 5P49EE801NDGI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 26/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR 28QFN |
| 標準包裝： | 75 |
| 系列： | VersaClock™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVTTL，晶體 |
| 輸出： | LVCMOS，LVDS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:7 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 150MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 28-VFQFPN（4x4） |
| 包裝： | 管件 |
| 其它名稱： | 800-2524 |
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IDT5P49EE801
VERSACLOCK LOW POWER CLOCK GENERATOR
EEPROM CLOCK GENERATOR
IDT VERSACLOCK LOW POWER CLOCK GENERATOR
8
IDT5P49EE801
REV M 072512
VSYNC, HSYNC, DOT_CLK – Modulation Rate Relationship
LOOP FILTER
The loop filter for each PLL can be programmed to optimize
the jitter performance. The low-pass frequency response of
the PLL is the mechanism that dictates the jitter transfer
characteristics. The loop bandwidth can be extracted from
the jitter transfer. A narrow loop bandwidth is good for jitter
attenuation while a wide loop bandwidth is best for low jitter
generation. The specific loop filter components that can be
programmed are the resistor via the RZ[4:0] bits, zero
capacitor via the CZ[2:0] bits, pole capacitor via the CP[1:0]
bits, and the charge pump current via the IP#[2:0] bits.
The following equations govern how the loop filter is set:
Zero capacitor (Cz) = 280pF
Pole capacitor (Cp) = 30pF
Charge pump (Ip) = IP#[2:0] uA
VCO gain (KVCO) = 350MHz/V * 2
π
Integer multiple of HSYNC periods
VSYNC
HSYNC
DOT_CLK
Modulation
Rate
X/2
X
X/2
X
X = Number of cycles of DOT_CLK per HSYNC period.
X/2 = Number of cycles of DOT_CLK that the modulation edge rises/falls.
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PDF描述 |
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參數(shù)描述 |
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