- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382773 > ZPSD813F1V Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，256K位EEPROM，16K位SRAM) PDF資料下載
參數(shù)資料
| 型號： | ZPSD813F1V |
| 英文描述： | Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，256K位EEPROM，16K位SRAM) |
| 中文描述： | Flash在系統(tǒng)可編程Mirocomputer外設（閃速，在系統(tǒng)可編程微控制器外圍器件，100萬位閃速存儲器，256K位的EEPROM，16K的位的SRAM） |
| 文件頁數(shù)： | 70/130頁 |
| 文件大?。?/td> | 650K |
| 代理商： | ZPSD813F1V |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁當前第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁
PSD813F Famly
Prelimnary
66
The
PSD813F
Functional
Blocks
(cont.)
9.4.6 Port C – Functionality and Structure
Port C can be configured to perform one or more of the following functions (see Figure 29):
J
MCU I/O Mode
J
CPLD Output – McellBC[7:0] outputs can be connected to Port B or Port C.
J
CPLD Input – via the Input Micro
Cells
J
Address In – Additional high address inputs using the Input Micro
Cells.
J
In-System Programming – JTAG port can be enabled for programming/erase of the
PSD813F device. (See Section 9.6 for more information on JTAG programming.)
J
Open Drain – Port C pins can be configured in Open Drain Mode
J
Battery Backup features – PC2 can be configured as a Battery Input (Vstby) pin.
PC4 can be configured as a Battery On Indicator output
pin, indicating when Vcc is less than Vbat.
Port C does not support Address Out mode, and therefore no Control Register is required.
Pin PC7 may be configured as the DBE input in certain microcontroller interfaces.
9.4.7 Port D – Functionality and Structure
Port D has three I/O pins. See Figure 30. This port does not support Address Out mode,
and therefore no Control Register is required. Port D can be configured to perform one or
more of the following functions:
J
MCU I/O Mode
J
CPLD Output – (external chip select)
J
CPLD Input – direct input to CPLD, no Input Micro
Cells
J
Slew rate – pins can be set up for fast slew rate
Port D pins can be configured in PSDsoft as input pins for other dedicated functions:
J
PD0 – ALE, as address strobe input
J
PD1 – CLKIN, as clock input to the Micro
Cells Flip Flops and APD counter
J
PD2 – CSI, as active low chip select input. A high input will disable the
Flash/EEPROM/SRAM and CSIOP.
9.4.7.1 External Chip Select
The CPLD also provides three chip select outputs on Port D pins that can be used to
select external devices. Each chip select (ECS0-2) consists of one product term that can be
configured active high or low. The output enable of the pin is controlled by either the output
enable product term or the Direction Register. (See Figure 30.)
相關PDF資料 |
PDF描述 |
|---|---|
| ZR33771GC-40 | Cell Rectifier Diodes |
| ZR33771GM-20 | Cell Rectifier Diodes |
| ZR33771GM-30 | Cell Rectifier Diodes |
| ZR33771GM-40 | Cell Rectifier Diodes |
| ZR33771PQC-20 | Cell Rectifier Diodes |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ZPSD813F1V-15J | 制造商:WSI 功能描述: |
| ZPSD813F1V-15J-CC790 | 制造商:STMicroelectronics 功能描述:Flash In SystemProgrammable Mirocomputer Peripherals |
| ZPSD813F1V-20J | 制造商:WSI 功能描述: |
| ZPSD813F2-12JI | 制造商:WSI 功能描述: 制造商:WSI 功能描述:1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQCC52 |
| ZPSD813F2-12UI | 制造商:WSI 功能描述: 制造商:WSI 功能描述:1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP64 |
發(fā)布緊急采購，3分鐘左右您將得到回復。