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參數(shù)資料
| 型號(hào)： | ZPSD303V |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯,零功耗，16K位SRAM,19個(gè)可編程I/O,通用PLD有16個(gè)輸入) |
| 中文描述： | 現(xiàn)場(chǎng)可編程微控制器外圍設(shè)備（可編程邏輯，零功耗，16K的位的SRAM，19余個(gè)可編程輸入/輸出，通用PLD的有16個(gè)輸入） |
| 文件頁(yè)數(shù)： | 24/90頁(yè) |
| 文件大?。?/td> | 491K |
| 代理商： | ZPSD303V |
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ZPSD3XX Famly
3-24
Signal
Name
Configuration
Bits
Configuration
Mode
Signal Latch
Status
CDATA , CADDRDAT, CLOT = 0
8-bit data,
non-multiplexed
Transparent
ALE
Dependent
Transparent
ALE
Dependent
CDATA, CADDRDAT = 0, CLOT = 1
CDATA = 1, CADDRDAT, CLOT = 0
16-bit data,
non-multiplexed
AD8/A8–
AD15/A15
CDATA = 1, CADDRDAT = 0, CLOT = 1
CDATA = 0, CADDRDAT = 1
8-bit data,
multiplexed
Transparent
CDATA = 1, CADDRDAT = 1
16-bit data,
multiplexed
ALE
Dependent
CADDRDAT = 0, CLOT = 0
non-multiplexed
modes
Transparent
ALE
Dependent
AD0/A0-
AD7/A7
CADDRDAT = 0, CLOT = 1
CADDRDAT = 1
multiplexed modes
ALE
Dependent
8-bit data,
PSEN is active
16-bit data,
non-multiplexed
mode,
BHE is active
16-bit data,
multiplexed mode,
BHE is active
Transparent
CDATA = 0
BHE/
PSEN
Transparent
CDATA = 1, CADDRDAT = 0
ALE
Dependent
CDATA = 1, CADDRDAT = 1
A19 and
PC2–PC0
CADDHLT = 0
A16–A19 can
become logic inputs
Transparent
A16–A19 can
become
multiplexed
address lines
CADDHLT = 1
ALE
Dependent
Table 8.
Signal Latch
Status in All
Operating Modes
Figure 9.
Page Register
(ZPSD3X2/3X3/
3X4R)
Q
CLR
CK
D
DFF
Q
CLR
CK
D
DFF
Q
CLR
CK
D
DFF
Q
CLR
CK
D
DFF
P3
P2
P1
P0
TO PAD
INPUTS
INTERNAL WR
PAGE SELECT
INTERNAL RD
INTERNAL
RESET
AD3
AD2
AD1
AD0
DATA BUS
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