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參數資料
| 型號： | XRT72L52IQ-F |
| 廠商： | Exar Corporation |
| 文件頁數： | 42/488頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 2CH 160QFP |
| 產品變化通告： | XRT72Lx Series Obsolescence 02/May/2012 |
| 標準包裝： | 24 |
| 控制器類型： | DS3/E3 調幀器 |
| 電源電壓： | 3.3V |
| 電流 - 電源： | 100mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BQFP |
| 供應商設備封裝： | 160-PQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 1016-1636 XRT72L52IQ-F-ND |
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XRT72L52
120
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.0.3
Bit 5 - CRC-32
This Read/Write bit-field permits the user to configure a given channel to do the following.
1. To configure the Transmit HDLC Controller block to compute and append either a CRC-16 or a CRC-32
value as a trailer to the outbound HDLC frame.
2. To configure the Receive HDLC Controller block to compute and verify either CRC-16 or the CRC-32 value
within each inbound HDLC frame.
Setting this bit-field to “0” configures the Transmit HDLC Controller block to compute and append the CRC-16
value to the end of the outbound HDLC frame.
Further, this setting also configures the Receive HDLC
Controller block compute and verify the CRC-32 value, which has been appended to the end of the inbound
HDLC frame.
Setting this bit-field to “1” configures the Transmit HDLC Controller block to compute and append the CRC-32
value to the end of the outbound HDLC frame. Further, this same setting also configures the Receive HDLC
Controller block to compute and verify the CRC-32 value, which has been appended to the end of the inbound
HDLC frame.
NOTE: This bit-field is only active if the channel has been configured to operate in the High-Speed HDLC Controller Mode.
Bit 3 - HDLC Loop-Back
This R/W bit allows the user to loopback data presented to the HDLC block prior to D3/E3framing. When this
bit is set to “1” loopback is enabled, when “0” this loopback path is disabled.
2.4
The Loss of Clock Enable Feature
The timing for the Microprocessor Interface section, originates from a line rate (e.g., either a 34.368MHz or
44.736 MHz) signal that is provided by either the TxInClk[n] or the RxLineClk[n] signals. However, if the
Framer device experiences a Loss of Clock signal event such that neither the TxInClk[n] nor the RxLineClk[n]
signal are present, then the Framer Microprocessor Interface section cannot function.
The Framer device offers a Loss of Clock (LOC) protection feature that allows the Microprocessor Interface
section to at least complete or terminate an in-process Read or Write cycle (with the local P) should this Loss
of Clock event occur.
The LOC circuitry consists of a ring oscillator that continuously checks for signal
transitions at the TxInClk[n] and RxLineClk[n] input pins. If a Loss of Clock Signal event occur such that no
transitions are occurring on these pins, then the LOC circuitry will automatically assert the RDY_DTCK signal
in order to complete (or terminate) the current Read or Write cycle with the Framer Microprocessor Interface
section.
The user may enable or disable this LOC Protection feature by writing to Framer I/O Control Register, Bit 7
(Disable TxLOC), as depicted below.
Writing a "1" to this bit-field disables the TxLOC Protection feature. Writing a "0" to this bit-field disables this
feature.
NOTE: The Ring Oscillator can be a source of noise, within the Framer chip. Hence, there may be situations where the
user will wish to disable the LOC Protection feature.
2.5
Using the PMON Holding Register
FRAMER I/O CONTROL REGISTER (ADDRESS = 0X01)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
TxLOC
Disable
LOC
Disable
RxLOc
AMI/Zero Sup
Unipolar/
Bipolar
TxLine
Clk Invert
RxLine
Clk Invert
Reframe
R/W
1
0
1
0
相關PDF資料 |
PDF描述 |
|---|---|
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| VI-20W-IX-S | CONVERTER MOD DC/DC 5.5V 75W |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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