參數(shù)資料
型號(hào)： XR19L212IL48-0B-EB
廠商： Exar Corporation
文件頁(yè)數(shù)： 50/52頁(yè)
文件大?。?/td> 0K
描述： EVAL BOARD FOR XR19L202 48QFN
標(biāo)準(zhǔn)包裝： 1
系列： *
XR19L212
7
REV. 1.0.1
TWO CHANNEL INTEGRATED UART AND RS-232 TRANSCEIVER
2.0
FUNCTIONAL DESCRIPTIONS
2.1
CPU Interface
The CPU interface is 8 data bits wide with 3 address lines and control signals to execute data bus read and
write transactions. The L212 data interface supports the Intel compatible types of CPUs and it is compatible to
the industry standard 16C550 UART. No clock (oscillator nor external clock) is required to operate a data bus
transaction. Each bus cycle is asynchronous using CS#, IOR# and IOW# or R/W# inputs. A typical data bus
interconnection for Intel and Motorola mode is shown in Figure 3.
FIGURE 3. XR19L212 TYPICAL INTEL/MOTOROLA DATA BUS INTERCONNECTIONS
VCC
CTSA
RTSA
RXDA
TXDA
RXB
CTSB
RTSB
RXDB
TXDB
GND
UART
Channel A
UART
Channel B
RESET
Intel Data Bus Interconnections
TXB
FAST
PWRSAVE
UART_ RESET
FAST
PWRSAVE
-
External IR or RS-422
Transceiver
RS 232 Interface
RS - 232 Interface
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
A0
A1
A2
A0
A1
A2
UART_ CSA#
UART_ CSB#
IOR#
IOW#
CSA#
CSB#
IOR#
IOW#
UART_ INTB
UART_ INTA
INTB
INTA
ACP
R_EN
RXBSEL
VCC
CTSA
RTSA
RXDA
TXDA
CTSB
RTSB
RXDB
TXDB
UART
Channel A
UART
Channel B
Motorola Data Bus Interconnections
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
ACP
R_EN
RXBSEL
FAST
PWRSAVE
RESET
UART_ RESET
IOR#
VCC
R/W#
IOW #
CSA #
INTA
VCC
INTB
#
UART_ CS
UART_ IRQ #
(no connect)
A0
A1
A2
A3
CSB#
RS - 232 Interface
External IR or RS- 422
transceiver
RXB
TXB
GND
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PDF描述
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參數(shù)描述
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