參數(shù)資料
型號： XIO2200AZHH
廠商： Texas Instruments
文件頁數(shù)： 169/202頁
文件大?。?/td> 0K
描述： IC PCI-EXPRESS/BUS BRIDGE 175BGA
產(chǎn)品培訓模塊： PCI Express Basics
標準包裝： 160
應(yīng)用： PCI Express 至 PCI 轉(zhuǎn)換橋
接口： PCI
電源電壓： 1.35 V ~ 1.65 V，3 V ~ 3.6 V
封裝/外殼： 175-BGA Microstar+
供應(yīng)商設(shè)備封裝： 175-BGA MICROSTAR（12x12）
包裝： 托盤
安裝類型： 表面貼裝
產(chǎn)品目錄頁面： 882 (CN2011-ZH PDF)
配用： XIO2200AEVM-ND - XIO2200AEVM
其它名稱： 296-21636
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Classic PCI Configuration Space
56
March 5 2007 June 2011
SCPS154C
4.38 MSI Message Control Register
This register controls the sending of MSI messages. See Table 421 for a complete description of the register
contents.
PCI register offset:
62h
Register type:
Read-only, Read/Write
Default value:
0088h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 421. MSI Message Control Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
15:8
RSVD
R
Reserved. Returns 00h when read.
7
64CAP
R
64-bit message capability. This bit is read-only 1b indicating that the bridge supports 64-bit MSI
message addressing.
6:4
MM_EN
RW
Multiple message enable. This bit indicates the number of distinct messages that the bridge is
allowed to generate.
000 = 1 message (default)
001 = 2 messages
010 = 4 messages
011 = 8 messages
100 = 16 messages
101 = Reserved
110 = Reserved
111 = Reserved
3:1
MM_CAP
R
Multiple message capabilities. This field indicates the number of distinct messages that bridge is
capable of generating. This field is read-only 100b indicating that the bridge can signal 1 interrupt
for each IRQ supported on the serial IRQ stream up to a maximum of 16 unique interrupts.
0
MSI_EN
RW
MSI enable. This bit enables MSI interrupt signaling. MSI signaling must be enabled by software
for the bridge to signal that a serial IRQ has been detected.
0 = MSI signaling is prohibited (default)
1 = MSI signaling is enabled
NOTE: Enabling MSI messaging in the XIO2200A has no effect.
4.39 MSI Message Lower Address Register
This register contains the lower 32 bits of the address that a MSI message writes to when a serial IRQ is
detected. See Table 422 for a complete description of the register contents.
PCI register offset:
64h
Register type:
Read-only, Read/Write
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 422. MSI Message Lower Address Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
31:2
ADDRESS
RW
System specified message address
1:0
RSVD
R
Reserved. Returns 00b when read.
NOTE: Enabling MSI messaging in the XIO2200A has no effect.
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