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參數(shù)資料
| 型號(hào)： | XCV2000E-6FG680I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 231/233頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 680-FBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 9600 |
| 邏輯元件/單元數(shù)： | 43200 |
| RAM 位總計(jì)： | 655360 |
| 輸入/輸出數(shù)： | 512 |
| 門數(shù)： | 2541952 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 680-LBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 680-FBGA（40x40） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
11
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
PQ240 Differential Pin Pairs
Virtex-E devices have differential pin pairs that can also pro-
vide other functions when not used as a differential pair. A
√
in the AO column indicates that the pin pair can be used as
an asynchronous output for all devices provided in this
package. Pairs with a note number in the AO column are
device dependent. They can have asynchronous outputs if
the pin pair are in the same CLB row and column in the
device. Numbers in this column refer to footnotes that indi-
cate which devices have pin pairs than can be asynchro-
nous outputs. The Other Functions column indicates
alternative function(s) not available when the pair is used as
a differential pair or differential clock.
.
Table 7: PQ240 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E, XCV300E, XCV400E
Pair
Bank
P Pin
N Pin
AO
Other
Functions
Global Differential Clock
0
4
P92
P93
NA
IO_DLL_L40P
1
5
P89
P87
NA
IO_DLL_L40N
2
1
P210
P209
NA
IO_DLL_L6P
3
0
P213
P215
NA
IO_DLL_L6N
IO LVDS
Total Pairs: 64, Asynchronous Outputs Pairs: 27
0
P236
P237
1
VREF
1
0
P234
P235
√
-
2
0
P228
P229
√
VREF
3
0
P223
P224
√
-
4
0
P220
P221
3
-
5
0
P217
P218
3
VREF
6
1
P209
P215
NA
IO_LVDS_DLL
7
1
P205
P206
3
VREF
8
1
P202
P203
3
-
9
1
P199
P200
√
-
10
1
P194
P195
√
VREF
11
1
P191
P192
√
VREF
12
1
P188
P189
√
-
13
1
P186
P187
1
VREF
14
1
P184
P185
√
CS
15
2
P178
P177
√
DIN, D0
16
2
P174
P173
2
-
17
2
P171
P170
3
VREF
18
2
P168
P167
4
D1, VREF
19
2
P163
P162
√
D2
20
2
P160
P159
2
-
21
2
P157
P156
4
D3, VREF
22
2
P155
P154
5
VREF
23
2
P153
P152
√
-
24
3
P145
P144
4
D4, VREF
25
3
P142
P141
2
-
26
3
P139
P138
√
D5
27
3
P134
P133
4
VREF
28
3
P131
P130
3
VREF
29
3
P128
P127
2
-
30
3
P126
P125
6
VREF
31
3
P124
P123
√
INIT
32
4
P118
P117
√
-
33
4
P114
P113
√
-
34
4
P111
P110
√
VREF
35
4
P108
P107
√
VREF
36
4
P103
P102
√
-
37
4
P100
P99
3
-
38
4
P97
P96
3
VREF
39
4
P95
P94
7
VREF
40
5
P93
P87
NA
IO_LVDS_DLL
41
5
P84
P82
8
VREF
42
5
P79
P78
√
-
43
5
P74
P73
√
VREF
44
5
P71
P70
√
VREF
45
5
P68
P67
√
-
46
5
P66
P65
1
VREF
47
5
P64
P63
√
-
Table 7: PQ240 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E, XCV300E, XCV400E
Pair
Bank
P Pin
N Pin
AO
Other
Functions
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC6VHX255T-3FFG1155C | IC FPGA VIRTEX 1156FCBGA |
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| XC6VHX250T-2FFG1154I | IC FPGA VIRTEX 6 251K 1156FCBGA |
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參數(shù)描述 |
|---|---|
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