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參數(shù)資料
| 型號： | XC95216 |
| 廠商： | Xilinx, Inc. |
| 英文描述： | In-System Programmable CPLD(在系統(tǒng)復(fù)雜可編程邏輯器件) |
| 中文描述： | 在系統(tǒng)可編程的CPLD（在系統(tǒng)復(fù)雜可編程邏輯器件） |
| 文件頁數(shù)： | 3/5頁 |
| 文件大?。?/td> | 81K |
| 代理商： | XC95216 |
XAPP 102 January 13, 1998 (Version 1.0)
3
system XC9500 CPLD with the updated information in
XSVF RAM.
The timing interface control engine works in concert with
the bus controller. The bus controller monitors the timing
interface control engine's state bits, and passes control of
the XSVF data bus accordingly. The DOWNLOAD state
allows the XC95108 to retain control of the XSVF data bus
while keeping the processor data bus in high impedance.
The ISP state passes control of the XSVF data bus to the
processor when the appropriate conditions are met (i.e.,
PSE = 1, UC_ADD(15) = 1, and READN = 0). The remain-
Figure 2: UART Receiver State Machine
mark
error
data
stop_bit
reset = 0
stopok = true
ir_in = 0
counter = 7
reset = 1
offset = 7
counter = 15
reset = 1
reset = 1
counter = 15
ir_in = 1
reset = 0
Figure 3: Timing Interface Controller State Diagram
reset = 0
stat = 1
reset = 1
datardy = 1
length_count = 1
reset = 1
loadbit = 1
reset = 1
datardy = 0
loadbit = 0
reset =1
high
isp
low
download
interrupt = 1
datardy = 0
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