參數(shù)資料
型號： XC6VCX130T-1FFG484C
廠商： Xilinx Inc
文件頁數(shù)： 49/52頁
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描述： IC FPGA VIRTEX 6 128K 484FFGBGA
產(chǎn)品培訓(xùn)模塊： Virtex-6 FPGA Overview
產(chǎn)品變化通告： Virtex-6 FIFO Input Logic Reset 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex® 6 CXT
LAB/CLB數(shù)： 10000
邏輯元件/單元數(shù)： 128000
RAM 位總計： 9732096
輸入/輸出數(shù)： 240
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 484-FCBGA
Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
6
FF484 Package Placement Diagrams
Figure 2 and Figure 3 show the placement diagrams for the GTX transceivers in the FF484 package.
Note: Unbonded locations in the FF484 package are:
CX75T: X0Y8, X0Y9, X0Y10, X0Y11
CX130T: X0Y0, X0Y1, X0Y2, X0Y3, and X0Y12, X0Y13, X0Y14, X0Y15
X-Ref Target - Figure 2
Figure 2: Placement Diagram for the FF484 Package
(1 of 2)
CX75T: GTXE1_X0Y7
CX130T: GTXE1_X0Y11
CX75T: GTXE1_X0Y6
CX130T: GTXE1_X0Y10
QUAD_115
CX75T: GTXE1_X0Y5
CX130T: GTXE1_X0Y9
CX75T: GTXE1_X0Y4
CX130T: GTXE1_X0Y8
B1
B2
D1
D2
C3
C4
F1
F2
J4
J3
L4
L3
E3
E4
H1
H2
G3
G4
K1
K2
MGTRXP3_115
MGTRXN3_115
MGTTXP3_115
MGTTXN3_115
MGTRXP2_115
MGTRXN2_115
MGTTXP2_115
MGTTXN2_115
MGTREFCLK1P_115
MGTREFCLK1N_115
MGTREFCLK0P_115
MGTREFCLK0N_115
MGTRXP1_115
MGTRXN1_115
MGTTXP1_115
MGTTXN1_115
MGTRXP0_115
MGTRXN0_115
MGTTXP0_115
MGTTXN0_115
ds153_02_041510
X-Ref Target - Figure 3
Figure 3: Placement Diagram for the FF484 Package
(2 of 2)
CX75T: GTXE1_X0Y3
CX130T: GTXE1_X0Y7
CX75T: GTXE1_X0Y2
CX130T: GTXE1_X0Y6
QUAD_114
CX75T: GTXE1_X0Y1
CX130T: GTXE1_X0Y5
CX75T: GTXE1_X0Y0
CX130T: GTXE1_X0Y4
W3
W4
M1
M2
Y1
Y2
P1
P2
R4
R3
U4
U3
AA3
AA4
T1
T2
AB1
AB2
V1
V2
MGTRXP3_114
MGTRXN3_114
MGTTXP3_114
MGTTXN3_114
MGTRXP2_114
MGTRXN2_114
MGTTXP2_114
MGTTXN2_114
MGTREFCLK1P_114
MGTREFCLK1N_114
MGTREFCLK0P_114
MGTREFCLK0N_114
MGTRXP1_114
MGTRXN1_114
MGTTXP1_114
MGTTXN1_114
MGTRXP0_114
MGTRXN0_114
MGTTXP0_114
MGTTXN0_114
ds153_03_041510
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