參數(shù)資料
型號： XC4VLX80-10FFG1148C
廠商： Xilinx Inc
文件頁數(shù)： 35/58頁
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-4 80K 1148-FBGA
標準包裝： 1
系列： Virtex®-4 LX
LAB/CLB數(shù)： 8960
邏輯元件/單元數(shù)： 80640
RAM 位總計： 3686400
輸入/輸出數(shù)： 768
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1148-BBGA，F(xiàn)CBGA
供應商設備封裝： 1148-FCPBGA（35x35）
其它名稱： 122-1497
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
40
Table 47: Input Clock Tolerances
Symbol
Description
Frequency
Range
Value
Units
Duty Cycle Input Tolerance (in %)
CLKIN_PSCLK_PULSE_RANGE_1
PSCLK only
< 1 MHz
25 - 75
%
CLKIN_PSCLK_PULSE_RANGE_1_50
PSCLK and CLKIN
1 – 50 MHz(1)
25 - 75
%
CLKIN_PSCLK_PULSE_RANGE_50_100
50 – 100 MHz(1)
30 - 70
%
CLKIN_PSCLK_PULSE_RANGE_100_200
100 – 200 MHz(1)
40 - 60
%
CLKIN_PSCLK_PULSE_RANGE_200_400
200 – 400 MHz(1)
45 - 55
%
CLKIN_PSCLK_PULSE_RANGE_400
> 400 MHz
45 - 55
%
Speed Grade
-12
-11
-10
Input Clock Cycle-Cycle Jitter (Low Frequency Mode)
CLKIN_CYC_JITT_DLL_LF
CLKIN (using DLL outputs)(2,5,6)
±300
±345
ps
CLKIN_CYC_JITT_FX_LF
CLKIN (using DFS outputs)(3)
±300
±345
ps
Input Clock Cycle-Cycle Jitter (High Frequency Mode)
CLKIN_CYC_JITT_DLL_HF
CLKIN (using DLL outputs)(2,5,6)
±150
±173
ps
CLKIN_CYC_JITT_FX_HF
CLKIN (using DFS outputs)(3)
±150
±173
ps
Input Clock Period Jitter (Low Frequency Mode)
CLKIN_PER_JITT_DLL_LF
CLKIN (using DLL outputs)(2,5,6)
±1.0
±1.15
ns
CLKIN_PER_JITT_FX_LF
CLKIN (using DFS outputs)(3)
±1.0
±1.15
ns
Input Clock Period Jitter (High Frequency Mode)
CLKIN_PER_JITT_DLL_HF
CLKIN (using DLL outputs)(2,5,6)
±1.0
±1.15
ns
CLKIN_PER_JITT_FX_HF
CLKIN (using DFS outputs)(3)
±1.0
±1.15
ns
Feedback Clock Path Delay Variation
CLKFB_DELAY_VAR_EXT
CLKFB off-chip feedback
±1.0
±1.15
ns
Notes:
1.
For boundary frequencies, use the more restrictive specifications.
2.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
3.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
4.
If both DLL and DFS outputs are used, follow the more restrictive specifications.
5.
The DCM must be reset if the clock input clock stops for more than 100 ms.
6.
These values also apply when using both DLL and DFS outputs.
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